DSP Resource Utilization - 2024.1 日本語

Vitis ガイダンス メッセージ (UG1315)

Document ID
UG1315
Release Date
2024-05-30
Version
2024.1 日本語

説明

このデザインには、使用可能な数よりも多くの DSP リソース エレメントが必要です。すべてのカーネルが必要とする DSP ブロックの総数は、デバイスで使用可能な数よりも多くなります。

説明

AMD FPGA およびプログラマブル SoC は、FPGA で使用可能な大規模な並列処理を活用できる高性能なマルチチャネル アプリケーションに向いています。高性能なインプリメンテーションを達成するため、FPGA には高度に最適化された特別な DSP ブロックが搭載されています。これらのブロックは、特定の操作シーケンスをかなり効果的にインプリメントできます。大きなデザイン、または多くのカーネルを組み合わせる場合、DSP ブロックにマップされる演算が多すぎて、実現不可能なインプリメンテーションになる可能性があります。

推奨

すべてのカーネルに必要な DSP ブロック数を削減します。これには、カーネル内の共有を改善したり、カーネルがインプリメントするアルゴリズムを変更してみます。DSP ブロックは、乗算器、特に大型の乗算器をインプリメントするためによく使用されます。乗算回数を減らすことで、必要な DSP の数を減らすこともできます。より長いレイテンシを許容することで、通常より多くの共有が可能になります。