DDR Bank Connections - 2024.1 日本語

Vitis ガイダンス メッセージ (UG1315)

Document ID
UG1315
Release Date
2024-05-30
Version
2024.1 日本語

詳細

このルールは、デバイス上のすべての DDR メモリ バンクに接続されている計算ユニットのポート数をチェックします。

説明

複数の計算ユニットが同じ DDR バンクに接続されている場合、N 個の計算ユニット間で帯域幅を共有します。このため、システムでメモリ ストールが発生し、アプリケーションのパフォーマンスが低下します。

推奨

異なる計算ユニットを異なる DDR メモリ バンクに接続して、システム パフォーマンスを向上させます。