RTL シミュレーション用にネットリストを生成する際、構築されたモデルはデザインの異なるコンポーネントに分割されます。NoC エンドポイント (NMU、NSU、DDRMC5 など) は、axi_noc2 および axis_noc インスタンス内でインスタンシエートされます。一方で、新しいブロック「xlnoc」が構築され、NoC 配線ソリューションの実装に必要な接続コンポーネント セット (NPS、NIDB など) がここに含まれます。
AMD Vivado™
で、シミュレーション ネットリストに xlnoc ブロックを組み込むため、<design>_wrapper_sim_wrapper.v という新しい最上位ラッパー ファイルが作成されます。元の <design>_wrapper は変更されませんが、新しい最上位において、作成された xlnoc の 1 つのインスタンスと共にインスタンシエートされます。<design>_wrapper_sim_wrapper は、Verilog 階層参照を使用してデザイン階層内部にアクセスし、xlnoc のポートを対応する NoC エンドポイント ポートに接続します。
ファイル <design>_wrapper_sim_wrapper.v は、launch_simulation コマンドによってプロジェクトのソース ディレクトリ内に構築されます。Simulation Settings ページの Simulation top module name は <design>_wrapper_sim_wrapper に設定されます。Vivado シミュレータを起動せずにラッパーファイルを作成するには、launch_simulation に -scripts_only オプションを指定します。