これらの I/O ピンは、それぞれ必要に応じて MIO、EMIO、または GT レーンを介して配線できます。各ペリフェラル ピンは、必要に応じて 78 個の MIO の一部を介して配線できます。あるいは、各ペリフェラルからの同じピンを EMIO 信号に配線し、デバイスの PL 部分に信号を転送してさらに処理させることも可能です。
MIO および EMIO の詳細は、『Zynq UltraScale+ MPSoC テクニカル リファレンス マニュアル』 (UG1085) [参照 1] の第 26 章「Multiplexed I/O」を参照してください。
ペリフェラル ピン配置に使用できる MIO は、バンク 0 (MIO 0 ～ 25)、バンク 1 (MIO 26 ～ 51)、バンク 2 (MIO 52 ～ 77) の 3 つのバンクに分けられます。
各バンクは、そのバンクのすべての MIO に共通の I/O 電圧規格に従います。
そのデフォルト値は LVCMOS33 です。