DDR Memory Options - 3.4 日本語 - PG201

Zynq UltraScale+ MPSoC プロセッシング システム製品ガイド

Document ID
PG201
Release Date
2022-05-11
Version
3.4 日本語

Speed Bin — デバイスのスピード グレード。最高の性能を得るには、実際の周波数に合わせてスピード ビンを設定する必要があります。これらは JEDEC 仕様で定義されています。

CAS Latency (cycles) メモリ クロック サイクル内の列アクセス ストローブ レイテンシ。 データがメモリ モジュールのピン上に出力されるまでの時間を示します。 DBI が有効な場合、この時間はコントローラーによって制御されます。このため、DBI を使用する場合はレイテンシを 2 サイクル以上増やさないでください。

CAS Write Latency (cycles) メモリ クロック サイクル内の書き込みレイテンシの設定。

Additive Latency (cycles) メモリ クロック サイクル内の追加レイテンシの設定。

RAS To CAS (cycles) 行アドレスから列アドレスへの遅延時間。メモリ コントローラーが行アドレス ストローブ (RAS) をアサートしてから列アドレス ストローブ (CAS) をアサートするまでにかかる時間です。

Precharge Time (cycles) プリチャージ タイムとは、開かれたメモリ行を終了して次の行へのアクセスを開くまでにかかるクロック サイクル数です。

tRC (ns) 行サイクル時間。

tRASmin (ns) アクティブ コマンドとプリチャージ コマンドの間のメモリ クロック サイクルの最小数。

tFAW (ns) 特定の時間幅で実行可能なアクティベーションの回数を指定します。

DRAM IC Bus Width (per die) 個々の DRAM コンポーネントの幅。

DRAM Device Capacity (per die) — 個々の DRAM コンポーネントのストレージ容量。

Bank Group Address Count (Bits) バンク アドレス ピンの数。

Bank Address Count (Bits) バンク アドレス ピンの数。

Row Address Count (Bits) 行アドレス ピンの数。

Col Address Count (Bits) 列アドレス ピンの数。

DDR Size (in Hex) DDR の合計サイズ。

Dual Rank — 第 2 ランク/CS_N ピンを有効にします。

注記: IP ユーザー インターフェイス内で上記の各メモリ オプションの上にカーソルを置くと、詳細が表示されます。