次の表に、PHY 専用インターフェイスの場合の書き込みデータ信号を示します。
| 信号 | I/O | 説明 |
|---|---|---|
| wrData[DQ_WIDTH × 8 – 1:0] | I | DRAM 書き込みデータ。DRAM バスの各 DQ レーンにつき 8 ビット。このポートは 1 システム クロック サイクルで BL8 書き込み全体のデータを転送します。 書き込みデータは、wrDataEn 出力がアサートされた 1 サイクル後、または ECC パラメーターを ON に設定している場合は 2 サイクル後に PHY に供給する必要があります。この手順は必ず守る必要があります。PHY にはデータ バッファリングの機能はありません。 |
| wrDataMask[DM_WIDTH × 8 – 1:0] | I | DRAM 書き込み DM/DBI ポート。wrData ポートの各バイトにつき 1 ビット。1 回の BL8 バースト転送の各バイトの 1 ビットに対応します。wrDataMask は wrData と同じシステム クロック サイクルで転送されます。アクティブ High です。 DDR4 インターフェイスの場合、Vivado IDE の [Data Mask and DBI] に DM_NO_DBI および DM_DBI_RD を設定していると wrDataMask ポートが現れます。 |
| wrDataEn | O | 書き込みデータ要求。PHY は 1 回の書き込み CAS コマンドごとに 1 サイクルの間、このポートをアサートします。 wrDataEn 出力がアサートされた 1 サイクル後、または ECC パラメーターを ON に設定している場合は 2 サイクル後に wrData と wrDataMask を PHY に供給する必要があります。 |
| wrDataAddr[DATA_BUF_ADDR_WIDTH – 1:0] | O | オプションの制御信号。処理中の書き込み CAS コマンドのデータ バッファー アドレスを PHY が保存して返します。wrDataAddr 信号は、この保存されたアドレスを返します。PHY が wrDataEn をアサートしたときのみ有効です。 書き込み CAS コマンドに対して書き込みデータを PHY に送信するプロセスをこの信号で管理できますが、これは完全にオプションです。 |
| tCWL[5:0] | O | オプションの制御信号。この出力は、PHY で使用する CAS 書き込みレイテンシを示します。 |
| dBufAdr[DATA_BUF_ADDR_WIDTH – 1:0] | I | 予約。Low に接続します。 |