UE_FFD[127:96] - UE_FFD[127:96] - 1.4 日本語 - PG150

UltraScale Architecture-Based FPGAs Memory IP LogiCORE IP 製品ガイド (PG150)

Document ID
PG150
Release Date
2025-05-29
Version
1.4 日本語
注記: このレジスタは、DQ_WIDTH == 144 の場合のみ使用します。

このレジスタは、最初に発生した訂正不可能エラーの (未訂正の) エラー データ (ビット [127:96]) を格納します。ECC ステータス レジスタの UE_STATUS ビットをクリアするとこのレジスタは再び有効になり、次に発生する訂正不可能エラーのデータを格納します。エラー データの格納はリセット後に有効になります。

表 1. 訂正不可能エラーの最初のエラー データ [127:96] レジスタ
ビット Name コア アクセス リセット値 説明
31:0 UE_FFD[127:96] R 0 最初に発生した訂正不可能エラーのデータ (ビット [127:96])。