UE_FFA[31:0] - UE_FFA[31:0] - 1.4 日本語 - PG150

UltraScale Architecture-Based FPGAs Memory IP LogiCORE IP 製品ガイド (PG150)

Document ID
PG150
Release Date
2025-05-29
Version
1.4 日本語

このレジスタは、最初に発生した訂正不可能エラーのデコードされた DRAM アドレス (ビット [31:0]) を格納します。アドレス フォーマットは、エラー アドレス。 に記載されています。ECC ステータス レジスタの UE_STATUS ビットをクリアするとこのレジスタは再び有効になり、次に発生する訂正不可能エラーのアドレスを格納します。エラー アドレスの格納はリセット後に有効になります。

表 1. 訂正不可能エラーの最初のエラー アドレス [31:0] レジスタ
ビット 名前 コア アクセス リセット値 説明
31:0 UE_FFA[31:0] R 0 最初に発生した訂正不可能エラーのアドレス (ビット [31:0])。