ECC - ECC - 1.4 日本語 - PG150

UltraScale Architecture-Based FPGAs Memory IP LogiCORE IP 製品ガイド (PG150)

Document ID
PG150
Release Date
2025-05-29
Version
1.4 日本語

MC はオプションで SECDED ECC 方式をサポートしており、DQ バス バースト 1 回につき 1 ビットの読み出しデータ エラーを検出および訂正し、バースト 1 回につき 2 ビットのエラーをすべて検出します。2 ビットのエラーは訂正されません。1 バーストあたり 3 ビット以上のエラーが検出されることもありますが、訂正されることはありません。ECC を有効にすると、エラー検出/訂正の有無にかかわらずすべての読み出しレイテンシが DRAM クロックの 4 サイクル分増加します。

ECC を有効にした場合、部分書き込みをサポートするために Read-Modify-Write (RMW) 方式も実装されています。部分書き込みでは 1 つ以上のユーザー インターフェイス書き込みデータ マスク ビットを High にセットします。ECC が無効な場合の部分書き込みは、データ マスク ビットを DRAM データ マスク (DM) ピンに送信して処理されます。このため、RMW フローは ECC が有効な場合のみ使用します。ECC を有効にした場合、部分書き込みには専用のコマンド wr_bytes (0x3) が必要です。このコマンドにより、いつ RMW フローを使用するかを MC に伝えます。

注記: ECC を有効にした場合、部分書き込み (RMW) を実行する前にそのメモリ領域に書き込みを実行 (初期化) する必要があります。