DDR3 SDRAM - DDR3 SDRAM - 1.4 日本語 - PG150

UltraScale Architecture-Based FPGAs Memory IP LogiCORE IP 製品ガイド (PG150)

Document ID
PG150
Release Date
2025-05-29
Version
1.4 日本語
  • コンポーネントは 8 ~ 80 ビット幅のインターフェイスをサポート (RDIMM、UDIMM、および SODIMM をサポート)。
    • コンポーネントの最大数は 9 個。この制限が適用されるのはコンポーネントに対してのみで、DIMM には適用されません。
  • DDR3 (1.5V) および DDR3L (1.35V)
  • RDIMM、SODIMM および UDIMM のデュアル スロットをサポート
  • クワッド ランク RDIMM をサポート
  • サポートされる集積度
    • コンポーネントで最大 8 GB、RDIMM で最大 32 GB、SODIMM で最大 16 GB、UDIMM で最大 16 GB の集積度をサポート。
    • カスタム パーツの選択により、メモリ デバイス サポート用のほかの集積度も使用可能
  • 8 バンクをサポート
  • x4 (x4 デバイスは偶数倍で使用する必要がある)、x8、および x16 デバイスをサポート
  • AXI4 スレーブ インターフェイス
    注記: x4 ベース コンポーネント インターフェイスは AXI4 をサポートしませんが、x4 ベース RDIMM および LRDIMM は AXI4 をサポートします。
  • x4、x8、および x16 コンポーネントをサポート
  • 8 ワード バーストをサポート
  • 5 ~ 14 サイクルの CAS (列アドレス ストローブ) レイテンシ (CL) をサポート
  • オンダイ終端 (ODT) をサポート
  • 5 ~ 10 サイクルの CAS 書き込みレイテンシをサポート
  • Verilog でソース コードを提供
  • 4:1 のメモリ対 FPGA ロジック インターフェイス クロック比
  • 常時開、常時閉、トランザクションごとのプリチャージ コントローラーの動作ポリシー
  • Vivado ハードウェア マネージャーを通じてインターフェイス キャリブレーションおよびトレーニング情報を提供
  • AXI4 以外の 72 ビット インターフェイスでエラー訂正符号 (ECC) をサポート (オプション)