CE_FFE - CE_FFE - 1.4 日本語 - PG150

UltraScale Architecture-Based FPGAs Memory IP LogiCORE IP 製品ガイド (PG150)

Document ID
PG150
Release Date
2025-05-29
Version
1.4 日本語

このレジスタは、最初に発生した訂正可能エラーの ECC ビットを格納します。ECC ステータス レジスタの CE_STATUS ビットをクリアすると、このレジスタは再び有効になり、次に発生する訂正可能エラーの ECC を格納します。エラー ECC の格納はリセット後に有効になります。

次の表に、DQ_WIDTH = 72 の場合のレジスタ ビットの使用を示します。

表 1. 72 ビット幅外部メモリの場合の訂正可能エラーの最初のエラー ECC レジスタ
ビット Name コア アクセス リセット値 説明
7:0 CE_FFE R 0 最初に発生した訂正可能エラーの ECC (ビット [7:0])。

次の表に、DQ_WIDTH = 144 の場合のレジスタ ビットの使用を示します。

表 2. 144 ビット幅外部メモリの場合の訂正可能エラーの最初のエラー ECC レジスタ
ビット Name コア アクセス リセット値 説明
15:0 CE_FFE R 0 最初に発生した訂正可能エラーの ECC (ビット [15:0])。