CAL_STATUS - CAL_STATUS - 1.4 日本語 - PG150

UltraScale Architecture-Based FPGAs Memory IP LogiCORE IP 製品ガイド (PG150)
Document ID
PG150
Release Date
2025-05-29
Version
1.4 日本語

利用可能な LRDIMM デバイスとして、デュアルランク カードとクワッドランク カードの 2 種類があります。データ バッファーのキャリブレーション ステージはカードの各ランクで繰り返されるため、キャリブレーション シーケンスの番号付けはデュアルランク カードとクワッドランク カードで異なります。

XSDB ポートから出力されるキャリブレーション ステータスを Vivado IDE に表示すると、キャリブレーションに関する有益な情報が得られます。キャリブレーション ステータス信号はポートとしても出力され、デバッグまたはトリガーに利用できます。

次の表に、ポートのステータス信号と、デュアルランク LRDIMM カードのコア XSDB データとの対応関係を示します。

表 1. デュアルランク LRDIMM カードの XSDB ステータス信号の説明
XSDB ステータス レジスタ XSDB ビット[8:0] ステータス ポート ビット[127:0] 説明 キャリブレーション ステージ名 キャリブレーション ステージ番号
DDR_CAL_STATUS_SLOTx_0 0 0 開始 データ バッファー ランク 0 MREP 1
1 1 完了 – –
2 2 開始 データ バッファー ランク 0 MRD サイクル 2
3 3 完了 – –
4 4 開始 データ バッファー ランク 0 MRD センター 3
5 5 完了 – –
6 6 開始 データ バッファー ランク 0 DWL 4
7 7 完了 – –
8 8 開始 データ バッファー ランク 0 MWD サイクル 5
DDR_CAL_STATUS_SLOTx_1 0 9 完了 – –
1 10 開始 データ バッファー ランク 0 MWD センター 6
2 11 完了 – –
3 12 開始 データ バッファー ランク 1 MREP 7
4 13 完了 – –
5 14 開始 データ バッファー ランク 1 MRD サイクル 8
6 15 完了 – –
7 16 開始 データ バッファー ランク 1 MRD センター 9
8 17 完了 – –
DDR_CAL_STATUS_SLOTx_2 0 18 開始 データ バッファー ランク 1 DWL 10
1 19 完了 – –
2 20 開始 データ バッファー ランク 1 MWD サイクル 11
3 21 完了 – –
4 22 開始 データ バッファー ランク 1 MWD センター 12
5 23 完了 – –
6 24 開始 DQS ゲート 13
7 25 完了 – –
8 26 開始 DQS ゲート サニティ チェック 14
DDR_CAL_STATUS_SLOTx_3 0 27 完了 – –
1 28 開始 ライト レベリング 15
2 29 完了 – –
3 30 開始 読み出しのビット単位スキュー調整 16
4 31 完了 – –
5 32 開始 読み出しのビット単位 DBI スキュー調整 17
6 33 完了 – –
7 34 開始 読み出し DQS センタリング (シンプル) 18
8 35 完了 – –
DDR_CAL_STATUS_SLOTx_4 0 36 開始 読み出しサニティ チェック 19
1 37 完了 – –
2 38 開始 書き込み DQS-to-DQ のスキュー調整 20
3 39 完了 – –
4 40 開始 書き込み DQS-to-DM/DBI のスキュー調整 21
5 41 完了 – –
6 42 開始 書き込み DQS-to-DQ (シンプル) 22
7 43 完了 – –
8 44 開始 書き込み DQS-to-DM/DBI (シンプル) 23
DDR_CAL_STATUS_SLOTx_5 0 45 完了 – –
1 46 開始 読み出し DQS センタリング DBI (シンプル) 24
2 47 完了 – –
3 48 開始 書き込みレイテンシ キャリブレーション 25
4 49 完了 – –
5 50 開始 書き込み/読み出しサニティ チェック 0 26
6 51 完了 – –
7 52 開始 読み出し DQS センタリング (複雑) 27
8 53 完了 – –
DDR_CAL_STATUS_SLOTx_6 0 54 開始 書き込み/読み出しサニティ チェック 1 28
1 55 完了 – –
2 56 開始 読み出し VREF トレーニング 29
3 57 完了 – –
4 58 開始 書き込み/読み出しサニティ チェック 2 30
5 59 完了 – –
6 60 開始 書き込み DQS-to-DQ (複雑) 31
7 61 完了 – –
8 62 開始 書き込み DQS-to-DM/DBI (複雑) 32
DDR_CAL_STATUS_SLOTx_7 0 63 完了 – –
1 64 開始 書き込み/読み出しサニティ チェック 3 33
2 65 完了 – –
3 66 開始 書き込み VREF トレーニング 34
4 67 完了 – -
5 68 開始 書き込み/読み出しサニティ チェック 4 35
6 69 完了 – –
7 70 開始 読み出し DQS センタリング マルチランク調整 36
8 71 完了 – –
DDR_CAL_STATUS_SLOTx_8 0 72 開始 書き込み/読み出しサニティ チェック 5 37
1 73 完了 – –
2 74 開始 マルチランク調整およびチェック 38
3 75 完了 – -
4 76 開始 書き込み/読み出しサニティ チェック 6 39
5 77 完了 – –

次の表に、ポートのステータス信号と、クワッドランク LRDIMM カードのコア XSDB データとの対応関係を示します。

表 2. クワッドランク LRDIMM カードのステータス信号の説明
XSDB ステータス レジスタ XSDB ビット[8:0] ステータス ポート ビット[127:0] 説明 キャリブレーション ステージ名 キャリブレーション ステージ番号
DDR_CAL_STATUS_SLOTx_0 0 0 開始 データ バッファー ランク 0 MREP 1
1 1 完了 – –
2 2 開始 データ バッファー ランク 0 MRD サイクル 2
3 3 完了 – –
4 4 開始 データ バッファー ランク 0 MRD センター 3
5 5 完了 – –
6 6 開始 データ バッファー ランク 0 DWL 4
7 7 完了 – –
8 8 開始 データ バッファー ランク 0 MWD サイクル 5
DDR_CAL_STATUS_SLOTx_1 0 9 完了 – –
1 10 開始 データ バッファー ランク 0 MWD センター 6
2 11 完了 – –
3 12 開始 データ バッファー ランク 1 MREP 7
4 13 完了 – –
5 14 開始 データ バッファー ランク 1 MRD サイクル 8
6 15 完了 – –
7 16 開始 データ バッファー ランク 1 MRD センター 9
8 17 完了 – –
DDR_CAL_STATUS_SLOTx_2 0 18 開始 データ バッファー ランク 1 DWL 10
1 19 完了 – –
2 20 開始 データ バッファー ランク 1 MWD サイクル 11
3 21 完了 – –
4 22 開始 データ バッファー ランク 1 MWD センター 12
5 23 完了 – –
6 24 開始 データ バッファー ランク 2 MREP 13
7 25 完了 – –
8 26 開始 データ バッファー ランク 2 MRD サイクル 14
DDR_CAL_STATUS_SLOTx_3 0 27 完了 – –
1 28 開始 データ バッファー ランク 2 MRD センター 15
2 29 完了 – –
3 30 開始 データ バッファー ランク 2 DWL 16
4 31 完了 – –
5 32 開始 データ バッファー ランク 2 MWD サイクル 17
6 33 完了 – –
7 34 開始 データ バッファー ランク 2 MWD センター 18
8 35 完了 – –
DDR_CAL_STATUS_SLOTx_4 0 36 開始 データ バッファー ランク 3 MREP 19
1 37 完了 – –
2 38 開始 データ バッファー ランク 3 MRD サイクル 20
3 39 完了 – –
4 40 開始 データ バッファー ランク 3 MRD センター 21
5 41 完了 – –
6 42 開始 データ バッファー ランク 3 DWL 22
7 43 完了 – –
8 44 開始 データ バッファー ランク 3 MWD サイクル 23
DDR_CAL_STATUS_SLOTx_5 0 45 完了 – –
1 46 開始 データ バッファー ランク 3 MWD センター 24
2 47 完了 – –
3 48 開始 DQS ゲート 25
4 49 完了 – –
5 50 開始 DQS ゲート サニティ チェック 26
6 51 完了 – –
7 52 開始 ライト レベリング 27
8 53 完了 – –
DDR_CAL_STATUS_SLOTx_6 0 54 開始 読み出しのビット単位スキュー調整 28
1 55 完了 – –
2 56 開始 読み出しのビット単位 DBI スキュー調整 29
3 57 完了 – –
4 58 開始 読み出し DQS センタリング (シンプル) 30
5 59 完了 – –
6 60 開始 読み出しサニティ チェック 31
7 61 完了 – –
8 62 開始 書き込み DQS-to-DQ のスキュー調整 32
DDR_CAL_STATUS_SLOTx_7 0 63 完了 – –
1 64 開始 書き込み DQS-to-DM/DBI のスキュー調整 33
2 65 完了 – –
3 66 開始 書き込み DQS-to-DQ (シンプル) 34
4 67 完了 – –
5 68 開始 書き込み DQS-to-DM/DBI (シンプル) 35
6 69 完了 – –
7 70 開始 読み出し DQS センタリング DBI (シンプル) 36
8 71 完了 – –
DDR_CAL_STATUS_SLOTx_8 0 72 開始 書き込みレイテンシ キャリブレーション 37
1 73 完了 – –
2 74 開始 書き込み/読み出しサニティ チェック 0 38
3 75 完了 – –
4 76 開始 読み出し DQS センタリング (複雑) 39
5 77 完了 – –
6 78 開始 書き込み/読み出しサニティ チェック 1 40
7 79 完了 – –
8 80 開始 読み出し VREF トレーニング 41
DDR_CAL_STATUS_SLOTx_9 0 81 完了 – –
1 82 開始 書き込み/読み出しサニティ チェック 2 42
2 83 完了 – –
3 84 開始 書き込み DQS-to-DQ (複雑) 43
4 85 完了 – –
5 86 開始 書き込み DQS-to-DM/DBI (複雑) 44
6 87 完了 – –
7 88 開始 書き込み/読み出しサニティ チェック 3 45
8 89 完了 – –
DDR_CAL_STATUS_SLOTx_10 0 90 開始 書き込み VREF トレーニング 46
1 91 完了 – –
2 92 開始 書き込み/読み出しサニティ チェック 4 47
3 93 完了 – –
4 94 開始 読み出し DQS センタリング マルチランク調整 48
5 95 完了 – –
6 96 開始 書き込み/読み出しサニティ チェック 5 49
7 97 完了 – –
8 98 開始 マルチランク調整およびチェック 50
DDR_CAL_STATUS_SLOTx_11 0 99 完了 – –
1 100 開始 書き込み/読み出しサニティ チェック 6 51
2 101 完了 - -