AXI Clock Converter - 2.1 日本語

AXI Interconnect v2.1 LogiCORE IP 製品ガイド (PG059)

Document ID: PG059
Release Date: 2022-05-17
Version: 2.1 日本語

AXI Interconnect v2.1 LogiCORE IP 製品ガイド
IP の概要
概要
機能
はじめに
AXI インフラストラクチャコア
機能一覧
AXI Crossbar
AXI Data Width Converter
AXI Clock Converter
AXI Protocol Converter
AXI Register Slice
AXI Data FIFO
AXI MMU
アプリケーション
AXI インターコネクトコアの制約
ライセンスおよび注文情報
製品仕様
使用モデル
N 対 1 のインターコネクト
1 対 N のインターコネクト
N 対 M のインターコネクト (クロスバーモード)
N 対 M のインターコネクト (共有アクセスモード)
規格
レイテンシ
AXI Crossbar
AXI Register Slice
AXI Data FIFO
AXI Clock Converter
AXI Data Width Converter
AXI Protocol Converter
AXI MMU
最大パフォーマンス
AXI Crossbar パフォーマンス: SAMD、AXI4 プロトコル
AXI Crossbar パフォーマンス: SASD、AXI4 プロトコル
AXI Crossbar パフォーマンス: SASD、AXI4-Lite プロトコル
AXI Clock Converter
AXI Data FIFO
AXI Data Width Converter
AXI MMU
AXI Protocol Converter
AXI Register Slice
リソース使用率
AXI Crossbar リソース使用率: SAMD、AXI4 プロトコル
共通設定
表のセルキー
AXI Crossbar リソース使用率: SASD、AXI4 プロトコル
共通設定
表のセルキー
AXI Crossbar リソース使用率: SASD、AXI4-Lite プロトコル
共通設定
表のセルキー
AXI Clock Converter リソース使用率
AXI Data FIFO リソース使用率
AXI Data Width Converter リソース使用率: AXI4 Upsizer
AXI Data Width Converter リソース使用率: AXI4 Downsizer
AXI Data Width Converter リソース使用率: AXI4-Lite
AXI MMU
AXI Protocol Converter リソース使用率
AXI Register Slice リソース使用率
ポートの説明
AXI Interconnect コアの I/O 信号
スレーブインターフェイスの I/O 信号
マスターインターフェイスの I/O 信号
AXI Crossbar コアの I/O 信号
スレーブ I/O 信号
マスター I/O 信号
AXI インフラストラクチャコアの I/O 信号
スレーブ I/O 信号
マスター I/O 信号
レジスタ空間
コアを使用した設計
AXI Interconnect コアの機能
AXI Crossbar の機能
クロスバー信号インターフェイス
ID 信号の使用方法
アドレスデコード
トランザクションの受け入れ限度と発行限度
トランザクションのアービトレーション
サイクル依存性の回避
デッドロックの起きる仕組み
1 スレーブ 1 ID でデッドロックを回避
エラー信号
幅変換
AXI ダウンサイザー
AXI アップサイザー
クロック変換
プロトコル変換
AXI4-Lite への変換
AXI4-to-AXI3 Converter
その他の変換
AXI Register Slice
AXI Data FIFO
AXI MMU
デザインパラメーター
AXI Interconnect コアのパラメーター
AXI Crossbar コアのパラメーター
AXI インフラストラクチャコアのパラメーター
AXI Data Width Converter のパラメーター
AXI Clock Converter パラメーター
AXI Protocol Converter パラメーター
AXI Data FIFO パラメーター
AXI Register Slice パラメーター
AXI MMU のパラメーター
クロッキング
リセット
デザインフローの手順
コアのカスタマイズおよび生成
AXI Interconnect コア — 最上位の設定
[Interconnect Optimization Strategy]
[Number of Slave Interfaces]
[Number of Master Interfaces]
AXI Interconnect コア — [Slave Interfaces] タブ
[Enable Register Slice]
[Enable Data FIFO]
AXI Interconnect コア — [Master Interfaces] タブ
[Enable Register Slice]
[Enable Data FIFO]
AXI Interconnect コア — [Advanced Options] タブ
[Clock Domain Crossing MTBF Options]
[Interconnect Crossbar Options]
[Interconnect Debug Options]
[Master Interface Options]
[Slave Interface Options]
AXI Crossbar コア — [Global] タブ
[Number of Slave Interfaces]
[Number of Master Interfaces]
[Crossbar Optimization Strategy]
[Protocol]
[Address Width]
データ幅
[ID Width]
[User Signal Widths]
[Crossbar Options]
AXI Crossbar コア — [Slave Interface] タブ
[Arbitration Priority]
[Read Acceptance]
[Write Acceptance]
[Thread ID Width]
[Single Thread]
AXI Crossbar コア — [Master Interface] タブ
[Read Issuing]
[Write Issuing]
[Secure Slave]
AXI Crossbar コア — [Address] タブ
[Number of Address Ranges]
[Base Addr]
[Address Width]
AXI Crossbar コア — [Connectivity] タブ
[Connectivity]
AXI Data Width
Converter
[Protocol]
[READ_WRITE Mode]
[Address Width]
[SI Data Width]
[MI Data Width]
[SI ID Width]
[FIFO_MODE]
[ACLK_RATIO]
[ACLK_ASYNC]
[Synchronization Stages}
AXI Clock Converter
[Protocol]
[READ_WRITE Mode]
[Address Width]
[Data Width]
[ID Width]
[User signal widths]
[Clock Conversion Options]
[Synchronization Stages}
AXI Protocol Converter
[SI Protocol]
[MI Protocol]
[READ_WRITE Mode]
[Address Width]
[Data Width]
[ID Width]
[Protocol CONVERSION Options]
AXI Data FIFO コア
[PROTOCOL]
[READ_WRITE Mode]
[Address Width]
データ幅
[ID Width]
[User Signal Widths]
[Write FIFO Options]
[Read FIFO Options]
AXI Register Slice コアの
[Settings] タブ
[PROTOCOL]
[READ_WRITE Mode]
[Address Width]
データ幅
[ID Width]
[User Signal Widths]
[Register Slice Options]
AXI MMU – [Settings] タブ
[PROTOCOL]
[READ_WRITE Mode]
[SI Address Width]
[MI Address Width]
[Data Width]
[ID Width]
[User Signal Widths]
AXI MMU – [Address] タブ
[Number of Address Ranges]
[Base Addr]
[Addr Width]
[READ/WRITE Access]
出力の生成
コアの制約
必須の制約
デバイス、パッケージ、スピードグレードの選択
クロック周波数
クロック管理
クロック配置
バンク設定
トランシーバーの配置
I/O 規格と配置
シミュレーション
合成およびインプリメンテーション
非同期クロック乗せ換え (CDC) 制約
SSI デバイスにおける SLR をまたぐ AXI メモリマップド接続のタイミングクロージャ
サンプルデザイン
アップグレード
CORE Generator System AXI Interconnect v1.x コアからの移行
アドレス範囲
XPS AXI Interconnect v1.x コアからの移行
アドレス範囲
範囲チェック
Vivado Design Suite でのアップグレード
パラメーターの変更点
プロトコル変換コア
ポートの変更点
デバッグ
ザイリンクスウェブサイト
資料
アンサー
テクニカルサポート
デバッグツール
Vivado Design Suite のデバッグ機能
インターフェイスのデバッグ
IP インテグレーターにおける AXI Interconnect コアのデバッグガイダンス
定義、頭字語、略語
その他のリソースおよび法的通知
サポートリソース
その他の資料
資料ポータル
Documentation Navigator
デザインハブ
参考資料
改訂履歴
お読みください: 重要な法的通知

図 4-11: AXI Clock Converter
X-Ref Target - Figure 4-11

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