Versal アダプティブ SoC の GTM トランシーバー チャネルにある RX クロック データ リカバリ (CDR) 回路は、入力データ ストリームからリカバリ クロックとリカバリ データを抽出します。次の図に、CDR ブロックのアーキテクチャの詳細を示します。わかりやすいようにクロック パスを破線で示しています。
図 1. CDR のブロック図
GTM トランシーバーでは、ボー レート位相検出 CDR アーキテクチャを採用しています。入力されたデータは、まずレシーバーのイコライザーと ADC を通過し、ここでデータがサンプルされます。サンプルされたデータは、FFE と DFE を通過して CDR ステート マシンおよびダウンストリームのトランシーバー ブロックへ転送されます。
LCPLL が位相インターポレーターに基本クロックを提供し、位相補間が高精度で等間隔のサンプリング位相を生成することによって、CDR ステート マシンの細かい位相制御が可能になります。CDR ステート マシンは、ローカル PLL 基準クロックから周波数オフセットがある入力データ ストリームをトラッキングできます。CDR ステート マシンは、ローカル PLL 基準クロックから周波数オフセットがある入力データ ストリームをトラッキングできます。