X5PHIO_XCVR_X2 - X5PHIO_XCVR_X2 - AM010

Versal アダプティブ SoC SelectIO リソース アーキテクチャ マニュアル (AM010)
Document ID
AM010
Release Date
2025-05-22
Revision
1.7 日本語

次の表に、X5PHIO_XCVR_X2 のポートを示します。

表 1. X5PHIO_XCVR_X2 のポート
ポート名 幅 入力/出力 クロック ドメイン 説明
CFGXCV_SCAN_DATA_OUT_INT [4:0] 入力   予約。シミュレーションおよび Advanced IO Wizard でのみ使用。
CFGXCV_SCAN_EN   入力   予約。シミュレーションおよび Advanced IO Wizard でのみ使用。
CFGXCV_SCAN_MODE   入力   予約。シミュレーションおよび Advanced IO Wizard でのみ使用。
CFGXCV_SCAN_MODE_RST   入力   予約。シミュレーションおよび Advanced IO Wizard でのみ使用。
CFGXCV_SCAN_RST_BYP   入力   予約。シミュレーションおよび Advanced IO Wizard でのみ使用。
CMU2XCV_DCI [16:0] 入力   予約。シミュレーションおよび Advanced IO Wizard でのみ使用。
CTRLXCV_SCAN_DATA_IN_INT [5:0] 入力    
DCI_BUS_BUF_OUT [16:0] 出力    
DIFF_N   入出力   ピンに接続します (差動規格を使用する場合は n 側)。
DIFF_P   入出力   ピンに接続します (差動規格を使用する場合は p 側)。
DQS_DLY_OUT_R   出力   BIT[2] の場合、遅延ライン後のキャプチャ クロック出力。キャプチャ クロックを複数のオクタッドに転送するために使用します。
DQS_IN_R   入力   CMPHY_OCTAD に接続します。クロック ゲーティングおよびランク切り替え制御。
PHY2XCV_RD_CTL [7:0] 入力   XCVR_X2_0 に接続します。xcvr_x2(0) への DQS ゲーティングおよびランク切り替え制御。
PHY2XCV_WR_CTL [7:0] 入力   TX クロック ゲート制御 <7:6>: wldly_update、bit_active <5:4>: rank <1:0>: スロット
PHY2XCV_WR_DQ [31:0] 入力   [31:16] トライステート シリアライザー データ

[7:0] シリアライザー データ
PHY2XCV_2TO1_CLK   入力   低レイテンシ 2:1 モードのクロック入力。
PLL_CLK0   入力   高速クロック。X5PLL の CLKOUTPHY_0 ポートに接続します。
PLL_CLK90   入力   高速クロック。X5PLL の CLKOUTPHY_90 ポートに接続します。
RIU2XCV_CA   入力   シリアル RIU インターフェイス。CMPHY_OCTAD に接続します。シリアル コマンドおよびアドレス ピン。
RIU2XCV_CK   入力   シリアル RIU インターフェイス。CMPHY_OCTAD に接続します。シリアル クロック ピン。
RIU2XCV_RST   入力   シリアル RIU インターフェイス。CMPHY_OCTAD に接続します。非同期リセット (同期のディアサートを確認)。
RIU2XCV_WR   入力   シリアル RIU インターフェイス。CMPHY_OCTAD に接続します。シリアル書き込みデータ ピン。
XCV2CGL_RX0_RDQS_P_OUT_CLK   出力   予約
XCV2CGL_RX1_RDQS_P_OUT_CLK   出力   予約
XCV2CGL_RX1_NDQS_DLY_IN   入力   予約
XCV2CGL_RX2_NDQS_DLY_IN   入力   予約
XCV2CLK_DIV64_CLK   出力    
XCV2CLK_RIU_CLK0_DCD_ADJ [3:0] 出力   CLK0 のデューティ サイクル補正コード。
XCV2CLK_RIU_CLK0_DCD_ADJ_SEL   出力   CLK0 のデューティ サイクル補正選択制御。
XCV2CLK_RIU_CLK90_DCD_ADJ [3:0] 出力   CLK90 のデューティ サイクル補正コード。
XCV2CLK_RIU_CLK90_DCD_ADJ_SEL   出力   CLK90 のデューティ サイクル補正選択制御。
XCV2PHY_RD_CLK [1:0] 出力   xcvr_x2 につき 2 クロック。すなわち DQ ビットあたり NDQS の 1/4。
XCV2PHY_RD_DQ [15:0] 出力   [15:8] = xcvr_x2(0) ビット 1 からの読み出しデータ。

[7:0] = xcvr_x2(0) ビット 0 からの読み出しデータ。
XCV2PHY_WR_CLK   出力   書き込みデータおよび読み出し/書き込み制御 (クロックおよび DQS ゲーティング) 用クロック。クロック レート DDR/8。xcvr_x2(1) へ
XCV2PHYPLL_RX_OUT_M   出力    
XCV2PHYPLL_RX_OUT_S   出力    
XCV2RIU_CK   出力   読み出しデータ用のシリアル RIU クロック (最大 600 MHz)。
XCV2RIU_RD [3:0] 出力   シリアル RIU 読み出しデータ。
XCV2XCV_CPHY_CLK_IN   入力   CPHY クロック リカバリ用に予約。
XCV2XCV_CPHY_CLK_OUT   出力   CPHY クロック リカバリ用に予約。
XCV2XCV_NDQS_DLY_O   出力   X5IO PHY クロッキング。キャプチャ クロックの x4/x8/x30 クロッキング要件に基づいて X5IO Wizard がセットアップします。データ センタリング用の DQS に使用する遅延付き立ち下がりエッジ揃えのキャプチャ クロック出力。
XCV2XCV_NDQS_IN   入力   X5IO PHY クロッキング。キャプチャ クロックの x4/x8/x30 クロッキング要件に基づいて X5IO Wizard がセットアップします。接続は、クロック センタリングまたはデータ センタリングを使用するかどうかによっても異なります。立ち下がりエッジ データのキャプチャ クロック入力。NDQS クロック入力。
XCV2XCV_NDQS_O   出力   X5IO PHY クロッキング。キャプチャ クロックの x4/x8/x30 クロッキング要件に基づいて X5IO Wizard がセットアップします。クロック センタリング用の DQS に使用する立ち下がりエッジ揃えのキャプチャ クロック出力。
XCV2XCV_PAD_N   入力   将来使用するために予約。
XCV2XCV_PAD_P   入力  

将来使用するために予約。
XCV2XCV_PDQS_DLY_O   出力   X5IO PHY クロッキング。キャプチャ クロックの x4/x8/x30 クロッキング要件に基づいて X5IO Wizard がセットアップします。データ センタリング用の DQS に使用する遅延付き立ち上がりエッジ揃えのキャプチャ クロック出力。
XCV2XCV_PDQS_IN   入力   X5IO PHY クロッキング。キャプチャ クロックの x4/x8/x30 クロッキング要件に基づいて X5IO Wizard がセットアップします。接続は、クロック センタリングまたはデータ センタリングを使用するかどうかによっても異なります。立ち上がりエッジ データのキャプチャ クロック入力。PDQS クロック入力。
XCV2XCV_PDQS_O   出力   X5IO PHY クロッキング。キャプチャ クロックの x4/x8/x30 クロッキング要件に基づいて X5IO Wizard がセットアップします。クロック センタリング用の DQS に使用する立ち上がりエッジ揃えのキャプチャ クロック出力。
XCV2XCV_RX0_RDQS_IN   入力   X5IO PHY クロッキング。キャプチャ クロックの x4/x8/x30 クロッキング要件に基づいて X5IO Wizard がセットアップします。接続は、クロック センタリングまたはデータ センタリングを使用するかどうかによっても異なります。
XCV2XCV_RX0_RDQS_OUT   出力   X5IO PHY クロッキング。キャプチャ クロックの x4/x8/x30 クロッキング要件に基づいて X5IO Wizard がセットアップします。接続は、クロック センタリングまたはデータ センタリングを使用するかどうかによっても異なります。
XCV2XCV_RX1_RDQS_IN   入力   X5IO PHY クロッキング。キャプチャ クロックの x4/x8/x30 クロッキング要件に基づいて X5IO Wizard がセットアップします。接続は、クロック センタリングまたはデータ センタリングを使用するかどうかによっても異なります。
XCV2XCV_RX1_RDQS_OUT   出力   X5IO PHY クロッキング。キャプチャ クロックの x4/x8/x30 クロッキング要件に基づいて X5IO Wizard がセットアップします。接続は、クロック センタリングまたはデータ センタリングを使用するかどうかによっても異なります。
XCV2XCV_RX2_RDQS_IN   入力   X5IO PHY クロッキング。キャプチャ クロックの x4/x8/x30 クロッキング要件に基づいて X5IO Wizard がセットアップします。接続は、クロック センタリングまたはデータ センタリングを使用するかどうかによっても異なります。
XCV2XCV_RX2TX_DIN [1:0] 入力   ピンを立ち下がりエッジ キャプチャ クロック ソースとして使用する場合の XCC ピン専用出力。バンク全体に配線する場合は遅延付きキャプチャ クロックを使用する必要があります。
XCV2XCV_RX2TX_DOUT [1:0] 出力   立ち下がりエッジ キャプチャ クロック ソースに使用するソース クロックに接続する専用入力。
XCV2XCV_VREF_H1M_I   入力   ピンを立ち下がりエッジ キャプチャ クロック ソースとして使用する場合の XCC ピン専用出力。
XCV2XCV_VREF_H1M_O   出力   予約。Advanced IO Wizard でのみ使用。
XCV2XCV_VREF_H1P_I   入力   予約。Advanced IO Wizard でのみ使用。
XCV2XCV_VREF_H1P_O   出力   ピンを立ち上がりエッジ キャプチャ クロック ソースとして使用する場合の XCC ピン専用出力。バンク全体に配線する場合は遅延付きキャプチャ クロックを使用する必要があります。

次の表に、X5PHIO_XCVR_X2 の属性を示します。

表 2. X5PHIO XCVR_X2 の属性
属性 タイプ 値 デフォルト 説明
ADL_H1ME_OFST_POL_M バイナリ 1'b0、1'b1 1'b0 予約
ADL_H1ME_OFST_POL_S バイナリ 1'b0、1'b1 1'b0 予約
ADL_H1ME_OFST_VALUE_M バイナリ 4'b0000 ～ 4'b1111 4'b0000 予約
ADL_H1ME_OFST_VALUE_S バイナリ 4'b0000 ～ 4'b1111 4'b0000 予約
ADL_H1MO_OFST_POL_M バイナリ 1'b0、1'b1 1'b0 予約
ADL_H1MO_OFST_POL_S バイナリ 1'b0、1'b1 1'b0 予約
ADL_H1MO_OFST_VALUE_M バイナリ 4'b0000 ～ 4'b1111 4'b0000 予約
ADL_H1MO_OFST_VALUE_S バイナリ 4'b0000 ～ 4'b1111 4'b0000 予約
ADL_H1PE_OFST_POL_M バイナリ 1'b0、1'b1 1'b0 予約
ADL_H1PE_OFST_POL_S バイナリ 1'b0、1'b1 1'b0 予約
ADL_H1PE_OFST_VALUE_M バイナリ 4'b0000 ～ 4'b1111 4'b0000 予約
ADL_H1PE_OFST_VALUE_S バイナリ 4'b0000 ～ 4'b1111 4'b0000 予約
ADL_H1PO_OFST_POL_M バイナリ 1'b0、1'b1 1'b0 予約
ADL_H1PO_OFST_POL_S バイナリ 1'b0、1'b1 1'b0 予約
ADL_H1PO_OFST_VALUE_M バイナリ 4'b0000 ～ 4'b1111 4'b0000 予約
ADL_H1PO_OFST_VALUE_S バイナリ 4'b0000 ～ 4'b1111 4'b0000 予約
APBCLK_FREQ 10 進数 0 ～ 500 0 APB クロックの周波数。
CCIO_EN_M 文字列 FALSE、TRUE FALSE DIFF_P の専用クロック配線を有効にします。
CCIO_EN_S 文字列 FALSE、TRUE FALSE DIFF_N の専用クロック配線を有効にします。
CPHY_TERM_M 文字列 FALSE、TRUE FALSE TRUE の場合、DIFF_P の CPHY RX 終端を有効にします。
CPHY_TERM_S 文字列 FALSE、TRUE FALSE TRUE の場合、DIFF_N の CPHY RX 終端を有効にします。
CTLE_EQ_M 文字列 CTLE_EQ_NONE、CTLE_EQ_LEVEL0、CTLE_EQ_LEVEL1、CTLE_EQ_LEVEL2、CTLE_EQ_LEVEL3、CTLE_EQ_LEVEL4、CTLE_EQ_LEVEL5、CTLE_EQ_LEVEL6、CTLE_EQ_LEVEL7、CTLE_EQ_LEVEL8 CTLE_EQ_NONE 連続時間リニア イコライザー (CTLE)。DIFF_P
CTLE_EQ_S 文字列 CTLE_EQ_NONE、CTLE_EQ_LEVEL0、CTLE_EQ_LEVEL1、CTLE_EQ_LEVEL2、CTLE_EQ_LEVEL3、CTLE_EQ_LEVEL4、CTLE_EQ_LEVEL5、CTLE_EQ_LEVEL6、CTLE_EQ_LEVEL7、CTLE_EQ_LEVEL8 CTLE_EQ_NONE 連続時間リニア イコライザー (CTLE)。DIFF_N
CTLE_H1M_OFST_POL_M バイナリ 1'b0、1'b1 1'b0 CTLE H1M オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル、DIFF_P
CTLE_H1M_OFST_POL_S バイナリ 1'b0、1'b1 1'b0 CTLE H1M オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル
DIFF_N
CTLE_H1M_OFST_VAL_M バイナリ 6'b000000 ～ 6'b111111 6'b000000 CTLE H1M オフセット キャンセレーション コード。DIFF_P
CTLE_H1M_OFST_VAL_S バイナリ 6'b000000 ～ 6'b111111 6'b000000 CTLE H1M オフセット キャンセレーション コード。DIFF_N
CTLE_H1P_OFST_POL_M バイナリ 1'b0、1'b1 1'b0 CTLE H1P オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル
DIFF_P
CTLE_H1P_OFST_POL_S バイナリ 1'b0、1'b1 1'b0 CTLE H1P オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル
DIFF_N
CTLE_H1P_OFST_VAL_M バイナリ 6'b000000 ～ 6'b111111 6'b000000 CTLE H1P オフセット キャンセレーション コード。DIFF_P
CTLE_H1P_OFST_VAL_S バイナリ 6'b000000 ～ 6'b111111 6'b000000 CTLE H1P オフセット キャンセレーション コード。DIFF_N
DFE_EQ_M 文字列 DFE_NONE DFE_NONE 予約
DFE_EQ_S 文字列 DFE_NONE DFE_NONE 予約
DFE_H2_NEG_POL_M バイナリ 1'b0 1'b0 予約
DFE_H2_NEG_POL_S バイナリ 1'b0 1'b0 予約
DFE_H2_TAP_WEIGHT_M バイナリ 5'b00000 5'b00000 予約
DFE_H2_TAP_WEIGHT_S バイナリ 5'b00000 5'b00000 予約
DIFF_TERM 文字列 FALSE、TRUE FALSE ビルトイン差動終端をオン (TRUE) またはオフ (FALSE) にします。
DQS_ANA_DETECTION_M 文字列 FALSE、TRUE FALSE 予約
DQS_ANA_DETECTION_S 文字列 FALSE、TRUE FALSE 予約
DQS_BIAS_M 文字列 FALSE、TRUE FALSE 一部の DQS メモリ インターフェイス ピンに必要なプルアップ/プルダウン機能、または一部の LVDS アプリケーション向けに DC バイアスを提供します。DIFF_P
DRIVE_M 10 進数 2、4、6、8 8 LVCMOS 規格を使用する場合、出力の駆動能力 (mA) を指定します。DIFF_P
DRIVE_S 10 進数 2、4、6、8 8 LVCMOS 規格を使用する場合、出力の駆動能力 (mA) を指定します。DIFF_N
EN_OMUX 文字列 FALSE、TRUE FALSE  
LL_2TO1_MODE_0 文字列 FALSE、TRUE FALSE TRUE に設定すると、DIFF_P は DIFF_P に対する低レイテンシ 2:1 出力を使用します。
LL_2TO1_MODE_1 文字列 FALSE、TRUE FALSE TRUE に設定すると、DIFF_P は DIFF_N に対する低レイテンシ 2:1 出力を使用します。
PHY2XCV_LATENCY 10 進数 8、2、4、6 8  
RD_CTL_MUXSEL バイナリ 8'b00000000 ～ 8'b11111111 8'b00000000  
RIUCLK_DBLR_BYPASS 文字列 FALSE、TRUE FALSE  
ROUTETHRU_0 文字列 TRUE、FALSE TRUE TRUE に設定すると、DIFF_P では X5IO PHY ロジックがバイパスされます。
ROUTETHRU_1 文字列 TRUE、FALSE TRUE TRUE に設定すると、DIFF_N では X5IO PHY ロジックがバイパスされます。
RX_DATA_WIDTH_M 10 進数 8、2、4、16 8 DIFF_P の X5IO PHY レシーバーのデシリアライズ データ幅 (1:2、1:4、1:8、または 1:16)。
RX_DATA_WIDTH_S 10 進数 8、2、4、16 8 DIFF_N の X5IO PHY レシーバーのデシリアライズ データ幅 (1:2、1:4、1:8、または 1:16)。
RX2TX_LOOPBACK_M 文字列 TRUE、FALSE FALSE DIFF_P のループバック
RX2TX_LOOPBACK_S 文字列 TRUE、FALSE FALSE DIFF_N のループバック
SA_H1ME_OFST_POL_M バイナリ 1'b0、1'b1 1'b0 サンプラー H1ME オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル。
DIFF_P
SA_H1ME_OFST_POL_S バイナリ 1'b0、1'b1 1'b0 サンプラー H1ME オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル。
DIFF_N
SA_H1ME_OFST_VAL_M バイナリ 6'b000000 ～ 6'b111111 6'b000000 サンプラー H1ME オフセット キャンセレーション コード。DIFF_P
SA_H1ME_OFST_VAL_S バイナリ 6'b000000 ～ 6'b111111 6'b000000 サンプラー H1ME オフセット キャンセレーション コード。DIFF_N
SA_H1MO_OFST_POL_M バイナリ 1'b0、1'b1 1'b0 サンプラー H1MO オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル
SA_H1MO_OFST_POL_S バイナリ 1'b0、1'b1 1'b0 サンプラー H1MO オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル
SA_H1MO_OFST_VAL_M バイナリ 6'b000000 ～ 6'b111111 6'b000000 サンプラー H1MO オフセット キャンセレーション コード
SA_H1MO_OFST_VAL_S バイナリ 6'b000000 ～ 6'b111111 6'b000000 サンプラー H1MO オフセット キャンセレーション コード
SA_H1PE_OFST_POL_M バイナリ 1'b0、1'b1 1'b0 サンプラー H1PE オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル
SA_H1PE_OFST_POL_S バイナリ 1'b0、1'b1 1'b0 サンプラー H1PE オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル
SA_H1PE_OFST_VAL_M バイナリ 6'b000000 ～ 6'b111111 6'b000000 サンプラー H1PE オフセット キャンセレーション コード
SA_H1PE_OFST_VAL_S バイナリ 6'b000000 ～ 6'b111111 6'b000000 サンプラー H1PE オフセット キャンセレーション コード
SA_H1PO_OFST_POL_M バイナリ 1'b0、1'b1 1'b0 サンプラー H1PO オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル
SA_H1PO_OFST_POL_S バイナリ 1'b0、1'b1 1'b0 サンプラー H1PO オフセット キャンセレーション極性。
  • 1: 負のオフセットをキャンセル
  • 0: 正のオフセットをキャンセル
SA_H1PO_OFST_VAL_M バイナリ 6'b000000 ～ 6'b111111 6'b000000 サンプラー H1PO オフセット キャンセレーション コード
SA_H1PO_OFST_VAL_S バイナリ 6'b000000 ～ 6'b111111 6'b000000 サンプラー H1PO オフセット キャンセレーション コード
TX2RX_PREDRV_LOOPBACK_M 文字列 TRUE、FALSE FALSE DIFF_P のループバック
TX2RX_PREDRV_LOOPBACK_M 文字列 TRUE、FALSE FALSE DIFF_N のループバック
TX_DATA_WIDTH 10 進数 8、2、4、16 8 X5IO PHY トランスミッターのシリアライズ データ幅。1:2、1:4、1:8、または 1:16
TX_INIT_T 文字列 FALSE、TRUE FALSE
  • 1'b0: コンフィギュレーションおよびリセット時に、トライステート制御信号を設定します。
  • 1'b1: コンフィギュレーションおよびリセット時に、トライステート制御信号を設定します。
TX_INIT_0 文字列 FALSE、TRUE FALSE
  • 1'b0: コンフィギュレーションおよびリセット時に、BIT[x] に関連する TX DIFF_P 値を設定します。
  • 1'b1: コンフィギュレーションおよびリセット時に、BIT[x] に関連する TX DIFF_P 値を設定します。
TX_INIT_1 文字列 FALSE、TRUE FALSE TRUE の場合、tx1 dq シリアライザーのすべてのフロップをリセット時にすべて 0 に設定します。
VREF_H1M_VALUE_M バイナリ 10'b0000000000 ～ 10'b1111111111 10'b1000000000 VREF_H1M 値コード。
VREF_H1M_VALUE_S バイナリ 10'b0000000000 ～ 10'b1111111111 10'b1000000000 VREF_H1M 値コード。
VREF_H1P_PER_OCTAD_M バイナリ 1'b1、1'b0 1'b1
  • 1: 共通の VREF_H1P を選択します。これを有効にした場合、ピン <5> の VREF_H1P を有効にする必要があります。ピン <5> からの VREF_H1P は、同じオクタッドのすべての RX にアクセスできます。
  • 0: I/O ごとに VREF_H1P を選択します。
VREF_H1P_PER_OCTAD_S バイナリ 1'b1、1'b0 1'b1
  • 1: 共通の VREF_H1P を選択します。これを有効にした場合、ピン <5> の VREF_H1P を有効にする必要があります。ピン <5> からの VREF_H1P は、同じオクタッドのすべての RX にアクセスできます。
  • 0: I/O ごとに VREF_H1P を選択します。
VREF_H1P_VALUE_M バイナリ 10'b0000000000 ～ 10'b1111111111 10'b1000000000 VREF_H1P 値コード。
VREF_H1P_VALUE_S バイナリ 10'b0000000000 ～ 10'b1111111111 10'b1000000000 VREF_H1P 値コード。
WR_CTL_MUXSEL バイナリ 8'b00000000 ～ 8'b11111111 8'b00000000 Advanced IO Wizard 用に予約。
WR_DQ0_MUXSEL バイナリ 8'b00000000 ～ 8'b11111111 8'b00000000 Advanced IO Wizard 用に予約。
WR_DQ1_MUXSEL バイナリ 8'b00000000 ～ 8'b11111111 8'b00000000 Advanced IO Wizard 用に予約。
WR_EN0_MUXSEL バイナリ 8'b00000000 ～ 8'b11111111 8'b00000000 Advanced IO Wizard 用に予約。
WR_EN1_MUXSEL バイナリ 8'b00000000 ～ 8'b11111111 8'b00000000 Advanced IO Wizard 用に予約。