CMPHY_OCTAD - CMPHY_OCTAD - AM010

Versal アダプティブ SoC SelectIO リソース アーキテクチャ マニュアル (AM010)
Document ID
AM010
Release Date
2025-05-22
Revision
1.7 日本語

次の表に、CMPHY_OCTAD のポートを示します。シミュレーション用と記載され、X5IO PHY プリミティブ内でのみ使用されるポートは、X5IO PHY 入力および X5IO PHY 出力として示しています。

表 1. CMPHY_OCTAD のポート
ポート名 幅 入力/出力 クロック ドメイン 説明
DLY_RDY   出力   遅延ラインが変更できるようになったことを示します。PHY の内部キャリブレーションが完了しており、外部キャリブレーションによる VT 補正が可能な状態です。
DYN_DCI_IN [7:0] 入力   DYN_DCI は BIT[x] のレシーバー終端のオン/オフを制御します。X5IO PHY で動的 DCI を有効にするには、キャリブレーション ステート マシンを使用する必要があります。
IBUFDISABLE [7:0] 入力   IBUF_DISABLE_SRC_<0-7> = EXTERNAL の場合、IBUFDISABLE が High にアサートされている間、入力バッファーは無効です。
PADDR [9:0] 入力 PCLK APB3 アドレス。
PCLK   入力 PCLK APB3 クロック (最大 300 MHz)。
PENABLE   入力 PCLK APB3 イネーブル信号は、APB 転送の 2 番目以降のサイクルを示します。
PHY_2TO1_CLK   入力   低レイテンシ 2:1 に使用するファブリックからのクロック入力。
PHY_CLK   入力   PHY_D0 ～ PHY_D7、PHY_WREN、PHY_WRCS、PHY_RDEN、および PHY_RDCS 用のファブリック クロック。書き込みパスのレイテンシを最適化するには、このインターフェイス クロックにゼロ サイクルのタイミング制約を与えます。
PHY_D0 [15:0] 入力 PHY_CLK BITSLICE[0] に対するプログラマブル ロジックからの TX データ。パラレル データ (2/4/8/16) とトライステート データを結合して、PHY2XCV_WR_DQ0 ピンの XCVR_X2 に送信します。
PHY_D1 [15:0] 入力 PHY_CLK BITSLICE[1] に対するプログラマブル ロジックからの TX データ。パラレル データ (2/4/8/16) とトライステート データを結合して、PHY2XCV_WR_DQ0 ピンの XCVR_X2 に送信します。
PHY_D2 [15:0] 入力 PHY_CLK BITSLICE[2] に対するプログラマブル ロジックからの TX データ。パラレル データ (2/4/8/16) とトライステート データを結合して、PHY2XCV_WR_DQ1 ピンの XCVR_X2 に送信します。
PHY_D3 [15:0] 入力 PHY_CLK BITSLICE[3] に対するプログラマブル ロジックからの TX データ。パラレル データ (2/4/8/16) とトライステート データを結合して、PHY2XCV_WR_DQ1 ピンの XCVR_X2 に送信します。
PHY_D4 [15:0] 入力 PHY_CLK BITSLICE[4] に対するプログラマブル ロジックからの TX データ。パラレル データ (2/4/8/16) とトライステート データを結合して、PHY2XCV_WR_DQ2 ピンの XCVR_X2 に送信します。
PHY_D5 [15:0] 入力 PHY_CLK BITSLICE[5] に対するプログラマブル ロジックからの TX データ。パラレル データ (2/4/8/16) とトライステート データを結合して、PHY2XCV_WR_DQ2 ピンの XCVR_X2 に送信します。
PHY_D6 [15:0] 入力 PHY_CLK BITSLICE[6] に対するプログラマブル ロジックからの TX データ。パラレル データ (2/4/8/16) とトライステート データを結合して、PHY2XCV_WR_DQ3 ピンの XCVR_X2 に送信します。
PHY_D7 [15:0] 入力 PHY_CLK BITSLICE[7] に対するプログラマブル ロジックからの TX データ。パラレル データ (2/4/8/16) とトライステート データを結合して、PHY2XCV_WR_DQ3 ピンの XCVR_X2 に送信します。
PHY_FIFO_EMPTY [1:0] 出力 SYNC および ASYNC モードでは RX_FIFO_RDCLK。BYPASS モードでは RXF_FIO_WRCLK。 PHY_FIFO_EMPTY[0] はレシーバー FIFO のエンプティ ステータス。
PHY_FIFO_RDEN [1:0] 入力 RX_FIFO_RDCLK PHY_FIFO_RDEN[0] はレシーバー FIFO 読み出しイネーブルに使用し、RX_FIFO_RDCLK[0] からクロック供給されます。PHY_FIFO_RDEN[1] は将来のために予約。
PHY_KEEPER_EN [7:0] 入力   未使用。
PHY_LP_I_0 [3:0] X5IO PHY 出力   P 側の LP レシーバーまたは CMOS レシーバー出力。
PHY_LP_I_1 [3:0] X5IO PHY 出力   N 側の I/O LP レシーバーまたは CMOS レシーバー出力。
PHY_LP_RX_DIS_OR_TERM_EN [3:0] 入力   将来使用するために予約。
PHY_LP_TX_O_0 [3:0] 入力   将来使用するために予約。
PHY_LP_TX_O_1 [3:0] 入力   将来使用するために予約。
PHY_LP_TX_T [3:0] 入力   将来使用するために予約。
PHY_PD   出力 非同期 TX FIFO 位相検出器信号。4 つの TX FIFO 位相検出器出力の論理積 (AND) です。X5PLL の位相を最適化するために X5IO Wizard および X5PLL 位相シフト インターフェイスが使用します。
PHY_Q0 [15:0] 出力 SYNC および ASYNC モードでは RX_FIFO_RDCLK。BYPASS モードでは RX_FiFO_WRCLK。 xcvr BIT[0] からの読み出しデータ。clb2phy_rxfifo_rdclk からクロック供給されます (シングル サイクル パス)。xcvr_x2(0) から。
PHY_Q1 [15:0] 出力 SYNC および ASYNC モードでは RX_FIFO_RDCLK。BYPASS モードでは RX_FiFO_WRCLK。 xcvr BIT[1] からの読み出しデータ。clb2phy_rxfifo_rdclk からクロック供給されます (シングル サイクル パス)。xcvr_x2(0) から。
PHY_Q2 [15:0] 出力 SYNC および ASYNC モードでは RX_FIFO_RDCLK。BYPASS モードでは RX_FiFO_WRCLK。 xcvr BIT[2] からの読み出しデータ。clb2phy_rxfifo_rdclk からクロック供給されます (シングル サイクル パス)。xcvr_x2(1) から。
PHY_Q3 [15:0] 出力 SYNC および ASYNC モードでは RX_FIFO_RDCLK。BYPASS モードでは RX_FiFO_WRCLK。 xcvr BIT[3] からの読み出しデータ。clb2phy_rxfifo_rdclk からクロック供給されます (シングル サイクル パス)。xcvr_x2(1) から。
PHY_Q4 [15:0] 出力 SYNC および ASYNC モードでは RX_FIFO_RDCLK。BYPASS モードでは RX_FiFO_WRCLK。 xcvr BIT[4] からの読み出しデータ。clb2phy_rxfifo_rdclk からクロック供給されます (シングル サイクル パス)。xcvr_x2(2) から。
PHY_Q5 [15:0] 出力 SYNC および ASYNC モードでは RX_FIFO_RDCLK。BYPASS モードでは RX_FiFO_WRCLK。 xcvr BIT[5] からの読み出しデータ。clb2phy_rxfifo_rdclk からクロック供給されます (シングル サイクル パス)。xcvr_x2(2) から。
PHY_Q6 [15:0] 出力 SYNC および ASYNC モードでは RX_FIFO_RDCLK。BYPASS モードでは RX_FiFO_WRCLK。 xcvr BIT[6] からの読み出しデータ。clb2phy_rxfifo_rdclk からクロック供給されます (シングル サイクル パス)。xcvr_x2(3) から。
PHY_Q7 [15:0] 出力 SYNC および ASYNC モードでは RX_FIFO_RDCLK。BYPASS モードでは RX_FiFO_WRCLK。 xcvr BIT[7] からの読み出しデータ。clb2phy_rxfifo_rdclk からクロック供給されます (シングル サイクル パス)。xcvr_x2(3) から。
PHY_RDCS0 [7:0] 入力 PHY_CLK すべての cmphy_octad に対する cs0 の読み出しチップ セレクト ビット。clb2phy_clk からクロック供給されます。
PHY_RDCS1 [7:0] 入力 PHY_CLK すべての cmphy_octad に対する cs1 の読み出しチップ セレクト ビット。clb2phy_clk からクロック供給されます。
PHY_RDEN [7:0] 入力 PHY_CLK PHY_RDEN は、CONTINUOUS_DQS、RX_GATING、および RX_DATA_WIDTH の設定に基づいてオクタッドのキャプチャ クロックのゲーティングを制御します。PHY_RDEN をアサートする前に、必ずストローブが安定し、BISC が完了していることを確認する必要があります。RX_GATING = ENABLE、および CONTINUOUS_DQS = TRUE の場合、PHY_RDEN の 4 ビットは OR 回路を介し、その出力によってゲートは制御されます。PHY_RDEN > 0 の場合、キャプチャ クロックは有効です。CONTINUOUS_DQS = TRUE の場合、PHY_RDEN には 2 段シンクロナイザーが含まれ、最大 3 キャプチャ クロック サイクルが必要です。RX_DATA_WIDTH = 4 または 8、RX_GATING = ENABLE、および CONTINUOUS_DQS = FALSE の場合、PHY_RDEN の次のビットを 1 に設定するとストローブが受信され、0 にするとストローブは拒否されます。この属性の組み合わせで、PHY_RDEN は PLL_CLK に同期されます。PHY_WREN の各ビットは、2UI 分のデータを制御します。
  • RX_DATA_WIDTH = 8 の場合: [3:0]
  • RX_DATA_WIDTH = 4 の場合: [2][0]
  • RX_DATA_WIDTH = 2 の場合: サポートされない

RX_GATING = DISABLE の場合、RX_DATA_WIDTH、CONTINUOUS_DQS、または PHY_RDEN の値に関係なくゲートは常にオープンです。SERIAL_MODE = TRUE の場合、4 ビットをすべて High に接続します。インターフェイスが TX のみの場合、PHY_RDEN を 0 に接続します。詳細は、双方向データパス を参照してください。
PHY_RDY   出力   X5IO PHY は VT 補正が可能な状態です。
PHY_RST   入力   clb2phy_clk ロジック用の非同期リセット。
PHY_RXFIFO_RDCLK [1:0] 入力 - ファブリック入力。PHY_RXFIFO_RDCLK[0] はレシーバーの FIFO クロック。PHY_RXFIFO_RDCLK[1] は将来のために予約。
PHY_STATUS   出力   PHY ステータス、マルチモード。RX ゲート位相、またはスレーブ モード ライト レベリング CK-to-DQS 位相。
PHY_WRCS0 [7:0] 入力 PHY_CLK すべての cmphy_octad に対する cs1 の書き込みチップ セレクト ビット。clb2phy_clk からクロック供給されます。
PHY_WRCS1 [7:0] 入力 PHY_CLK すべての cmphy_octad に対する cs1 の書き込みチップ セレクト ビット。clb2phy_clk からクロック供給されます。
PHY_WREN [7:0] 入力 PHY_CLK すべての cmphy_octad 用のライト イネーブル。clb2phy_clk からクロック供給されます。
PHY2XCV_DYNAMIC_DQ_TS   X5IO PHY 出力   XCVR_X2 動的 DCI 制御信号。
PHY2XCV_IBUF_DIS_OR_HS_RX_DIS [7:0] X5IO PHY 出力   予約
PHY2XCV_RD_CTL0 [7:0] X5IO PHY 出力 XCV2PHY_WR_CLK0 XCVR_X2_0 に接続します。xcvr_x2(0) への DQS ゲーティングおよびランク切り替え制御。
PHY2XCV_RD_CTL1 [7:0] X5IO PHY 出力 XCV2PHY_WR_CLK1 XCVR_X2_1 に接続します。xcvr_x2(1) への DQS ゲーティングおよびランク切り替え制御。
PHY2XCV_RD_CTL2 [7:0] X5IO PHY 出力 XCV2PHY_WR_CLK2 XCVR_X2_2 に接続します。xcvr_x2(2) への DQS ゲーティングおよびランク切り替え制御。
PHY2XCV_RD_CTL3 [7:0] X5IO PHY 出力 XCV2PHY_WR_CLK3 XCVR_X2_3 に接続します。xcvr_x2(3) への DQS ゲーティングおよびランク切り替え制御。
PHY2XCV_WR_CTL0 [7:0] X5IO PHY 出力 XCV2PHY_WR_CLK0 XCVR_X2_0 に接続します。xcvr_x2(0) へのクロック ゲーティングおよびランク切り替え制御。
PHY2XCV_WR_CTL1 [7:0] X5IO PHY 出力 XCV2PHY_WR_CLK1 XCVR_X2_1 に接続します。xcvr_x2(1) へのクロック ゲーティングおよびランク切り替え制御。
PHY2XCV_WR_CTL2 [7:0] X5IO PHY 出力 XCV2PHY_WR_CLK2 XCVR_X2_2 に接続します。xcvr_x2(2) へのクロック ゲーティングおよびランク切り替え制御。
PHY2XCV_WR_CTL3 [7:0] X5IO PHY 出力 XCV2PHY_WR_CLK3 XCVR_X2_3 に接続します。xcvr_x2(3) へのクロック ゲーティングおよびランク切り替え制御。
PHY2XCV_WR_DQ0 [31:0] X5IO PHY 出力 XCV2PHY_WR_CLK0

[31:24] = xcvr_x2(0) ビット 1 へのトライステート。

[23:16] = xcvr_x2(0) ビット 1 への書き込みデータまたは CA/CK。

[15:8] = xcvr_x2(0) ビット 0 へのトライステート。

[7:0] = xcvr_x2(0) ビット 0 への書き込みデータまたは CA/CK。
PHY2XCV_WR_DQ1 [31:0] X5IO PHY 出力 XCV2PHY_WR_CLK1

[31:24] = xcvr_x2(1) ビット 1 へのトライステート。

[23:16] = xcvr_x2(1) ビット 1 への書き込みデータまたは CA/CK。

[15:8] = xcvr_x2(1) ビット 0 へのトライステート。

[7:0] = xcvr_x2(1) ビット 0 への書き込みデータまたは CA/CK。
PHY2XCV_WR_DQ2 [31:0] X5IO PHY 出力 XCV2PHY_WR_CLK2

[31:24] = xcvr_x2(2) ビット 1 へのトライステート。

[23:16] = xcvr_x2(2) ビット 1 への書き込みデータまたは CA/CK。

[15:8] = xcvr_x2(2) ビット 0 へのトライステート。

[7:0] = xcvr_x2(2) ビット 0 への書き込みデータまたは CA/CK。
PHY2XCV_WR_DQ3 [31:0] X5IO PHY 出力 XCV2PHY_WR_CLK3

[31:24] = xcvr_x2(3) ビット 1 へのトライステート。

[23:16] = xcvr_x2(3) ビット 1 への書き込みデータまたは CA/CK。

[15:8] = xcvr_x2(3) ビット 0 へのトライステート。

[7:0] = xcvr_x2(3) ビット 0 への書き込みデータまたは CA/CK。
PRDATA [15:0] 出力 PCLK pwrite が Low のときに駆動される APB3 読み出しデータ。
PREADY   出力 PCLK 転送を延長するために使用する APB3 Ready 信号。
PRESETN   入力 - CmPHY_octad および xcvr_x2 内の pclk に同期した APB3 アクティブ Low リセット。
PSEL   入力 PCLK APB3 スレーブ デバイスが選択されており、データ転送が必要。
PSLVERR   出力 PCLK APB3 スレーブ エラー信号。常に Low。X5IO PHY は APB エラーを生成しません。
PWDATA [15:0] 入力 PCLK pwrite が High のときに駆動される APB3 書き込みデータ。
PWRITE   入力 PCLK APB3 書き込み (アサート) および読み出し (ディアサート)。
RIU2XCV_CA0   X5IO PHY 出力 RIU2XCV_CK0 シリアル RIU インターフェイス。XCVR_X2_0 に接続します。コマンド/アドレス。
RIU2XCV_CA1   X5IO PHY 出力 RIU2XCV_CK1 シリアル RIU インターフェイス。XCVR_X2_1 に接続します。コマンド/アドレス。
RIU2XCV_CA2   X5IO PHY 出力 RIU2XCV_CK2 シリアル RIU インターフェイス。XCVR_X2_2 に接続します。コマンド/アドレス。
RIU2XCV_CA3   X5IO PHY 出力 RIU2XCV_CK3 シリアル RIU インターフェイス。XCVR_X2_3 に接続します。コマンド/アドレス。
RIU2XCV_CK0   X5IO PHY 出力 - シリアル RIU インターフェイス。XCVR_X2_0 に接続します。クロック
RIU2XCV_CK1   X5IO PHY 出力 - シリアル RIU インターフェイス。XCVR_X2_1 に接続します。クロック
RIU2XCV_CK2   X5IO PHY 出力 - シリアル RIU インターフェイス。XCVR_X2_2 に接続します。クロック
RIU2XCV_CK3   X5IO PHY 出力 - シリアル RIU インターフェイス。XCVR_X2_3 に接続します。クロック
RIU2XCV_RST0   X5IO PHY 出力 - シリアル RIU インターフェイス。XCVR_X2_0 に接続します。非同期リセット。
RIU2XCV_RST1   X5IO PHY 出力 - シリアル RIU インターフェイス。XCVR_X2_1 に接続します。非同期リセット。
RIU2XCV_RST2   X5IO PHY 出力 - シリアル RIU インターフェイス。XCVR_X2_2 に接続します。非同期リセット。
RIU2XCV_RST3   X5IO PHY 出力 - シリアル RIU インターフェイス。XCVR_X2_3 に接続します。非同期リセット。
RIU2XCV_WR0   X5IO PHY 出力 RIU2XCV_CK0 シリアル RIU インターフェイス。XCVR_X2_0 に接続します。書き込みデータ。
RIU2XCV_WR1   X5IO PHY 出力 RIU2XCV_CK1 シリアル RIU インターフェイス。XCVR_X2_1 に接続します。書き込みデータ。
RIU2XCV_WR2   X5IO PHY 出力 RIU2XCV_CK2 シリアル RIU インターフェイス。XCVR_X2_2 に接続します。書き込みデータ。
RIU2XCV_WR3   X5IO PHY 出力 RIU2XCV_CK3 シリアル RIU インターフェイス。XCVR_X2_3 に接続します。書き込みデータ。
RX_RST [7:0] 入力   予約。未接続のままにします。
RXFIFO_WR_CLK [1:0] 出力   DQS クロックで駆動されるオプションの分周クロック。RXFIFO_WR_CLK[0] は、レシーバー FIFO 書き込みクロック出力です。RXFIFO_WR_CLK[1] は将来のために予約。
SEQ_DONE   出力   シーケンス完了ステータス出力
SEQ_DON_I   入力   同じバンク内の 4 つのオクタッドからのシーケンス完了入力。オクタッド内通信。
T [7:0] 入力   TBYTE_CTRL_<7-0> = T の場合、組み合わせトライステート制御。1 の場合、出力はトライステートとなります。
TX_RST [7:0] 入力 - 予約。未接続のままにします。
VT_DLY_IN0 [20:0] 入力   キャリブレーション VT 遅延のオクタッド内通信。
VT_DLY_IN1 [20:0] 入力   キャリブレーション VT 遅延のオクタッド内通信。
VT_DLY_IN2 [20:0] 入力   キャリブレーション VT 遅延のオクタッド内通信。
VT_DLY_IN3 [20:0] 入力   キャリブレーション VT 遅延のオクタッド内通信。
VT_DLY_OUT [20:0] 出力   キャリブレーション VT 遅延データ
VT_DRFT_IN0 [20:0] 入力   キャリブレーション VT ドリフトのオクタッド内通信。
VT_DRFT_IN1 [20:0] 入力   キャリブレーション VT ドリフトのオクタッド内通信。
VT_DRFT_IN2 [20:0] 入力   キャリブレーション VT ドリフトのオクタッド内通信。
VT_DRFT_IN3 [20:0] 入力   キャリブレーション VT ドリフトのオクタッド内通信。
VT_DRFT_OUT [20:0] 出力   キャリブレーション VT ドリフト データ
XCV2PHY_RD_CLK0 [1:0] X5IO PHY 入力  
  • [1] = xcvr_x2(0) ビット 1 からの読み出しデータ [15:8] に対するクロック (NDQS/4)。
  • [0] = xcvr_x2(0) ビット 0 からの読み出しデータ [7:0] に対するクロック (NDQS/4)。
XCV2PHY_RD_CLK1 [1:0] X5IO PHY 入力  
  • [1] = xcvr_x2(1) ビット 1 からの読み出しデータ [15:8] に対するクロック (NDQS/4)。
  • [0] = xcvr_x2(1) ビット 0 からの読み出しデータ [7:0] に対するクロック (NDQS/4)。
XCV2PHY_RD_CLK2 [1:0] X5IO PHY 入力  
  • [1] = xcvr_x2(2) ビット 1 からの読み出しデータ [15:8] に対するクロック (NDQS/4)。
  • [0] = xcvr_x2(2) ビット 0 からの読み出しデータ [7:0] に対するクロック (NDQS/4)。
XCV2PHY_RD_CLK3 [1:0] X5IO PHY 入力  
  • [1] = xcvr_x2(3) ビット 1 からの読み出しデータ [15:8] に対するクロック (NDQS/4)。
  • [0] = xcvr_x2(3) ビット 0 からの読み出しデータ [7:0] に対するクロック (NDQS/4)。
XCV2PHY_RD_DQ0 [15:0] X5IO PHY 入力 XCV2PHY_RD_CLK0
  • [15:8] = xcvr_x2(0) ビット 1 からの読み出しデータ。
  • [7:0] = xcvr_x2(0) ビット 0 からの読み出しデータ。
XCV2PHY_RD_DQ1 [15:0] X5IO PHY 入力 XCV2PHY_RD_CLK1
  • [15:8] = xcvr_x2(1) ビット 1 からの読み出しデータ。
  • [7:0] = xcvr_x2(1) ビット 0 からの読み出しデータ。
XCV2PHY_RD_DQ2 [15:0] X5IO PHY 入力 XCV2PHY_RD_CLK2
  • [15:8] = xcvr_x2(2) ビット 1 からの読み出しデータ。
  • [7:0] = xcvr_x2(2) ビット 0 からの読み出しデータ。
XCV2PHY_RD_DQ3 [15:0] X5IO PHY 入力 XCV2PHY_RD_CLK3
  • [15:8] = xcvr_x2(3) ビット 1 からの読み出しデータ。
  • [7:0] = xcvr_x2(3) ビット 0 からの読み出しデータ。
XCV2PHY_WR_CLK0   X5IO PHY 入力   書き込みデータおよび読み出し/書き込み制御 (クロックおよび DQS ゲーティング) 用クロック。クロック レート DDR/8。xcvr_x2(0) へ。
XCV2PHY_WR_CLK1   X5IO PHY 入力   書き込みデータおよび読み出し/書き込み制御 (クロックおよび DQS ゲーティング) 用クロック。クロック レート DDR/8。xcvr_x2(1) へ。
XCV2PHY_WR_CLK2   X5IO PHY 入力   書き込みデータおよび読み出し/書き込み制御 (クロックおよび DQS ゲーティング) 用クロック。クロック レート DDR/8。xcvr_x2(2) へ。
XCV2PHY_WR_CLK3   X5IO PHY 入力   書き込みデータおよび読み出し/書き込み制御 (クロックおよび DQS ゲーティング) 用クロック。クロック レート DDR/8。xcvr_x2(3) へ。
XCV2RIU_CK0   X5IO PHY 入力   シリアル RIU インターフェイス。XCVR_X2_0 に接続します。読み出しクロック。
XCV2RIU_CK1   X5IO PHY 入力   シリアル RIU インターフェイス。XCVR_X2_1 に接続します。読み出しクロック。
XCV2RIU_CK2   X5IO PHY 入力   シリアル RIU インターフェイス。XCVR_X2_2 に接続します。読み出しクロック。
XCV2RIU_CK3   X5IO PHY 入力   シリアル RIU インターフェイス。XCVR_X2_3 に接続します。読み出しクロック。
XCV2RIU_RD0 [3:0] X5IO PHY 入力 XCV2RIU_CK0 シリアル RIU インターフェイス。XCVR_X2_0 に接続します。読み出しデータ。
XCV2RIU_RD1 [3:0] X5IO PHY 入力 XCV2RIU_CK1 シリアル RIU インターフェイス。XCVR_X2_1 に接続します。読み出しデータ。
XCV2RIU_RD2 [3:0] X5IO PHY 入力 XCV2RIU_CK2 シリアル RIU インターフェイス。XCVR_X2_2 に接続します。読み出しデータ。
XCV2RIU_RD3 [3:0] X5IO PHY 入力 XCV2RIU_CK3 シリアル RIU インターフェイス。XCVR_X2_3 に接続します。読み出しデータ。
表 2. CMPHY_OCTAD の属性
属性 タイプ 値 デフォルト 説明
ACC_WAIT_0 バイナリ 4'b0000 ～ 4'b1111 4'b0000  
APBCLK_FREQ 整数 0 ～ 500 100 APB クロック周波数 [MHz]
CAL_DQS_SRC 文字列 EXTERNAL、INTERNAL EXTERNAL
  • INTERNAL: キャプチャ クロックを同じ OCTAD から供給する場合、INTERNAL に設定します。
  • EXTERNAL: キャプチャ クロックを別の OCTAD から供給する場合、EXTERNAL に設定します。
CAL_REFCLK_EN バイナリ 2'b00、2'b01、2'b10 2'b00 予約。
CAL_VT_OFST_C 文字列 C_DUMMY1、C_DUMMY2 C_DUMMY1 予約。
CAL_VT_OFST_EN 文字列 EN_DUMMY1、EN_DUMMY2 EN_DUMMY1 予約。
CAL_VT_OFST_M0 バイナリ 10'h000 ～ 10'h3FF 10'h3FF 予約。
CAL_VT_OFST_M1 バイナリ 10'h000 ～ 10'h3FF 10'h3FF 予約。
CAL_VT_SRC 文字列 OCTAD0、OCTAD1、OCTAD2、OCTAD3 OCTAD0 予約。
CLB_CLK_DBL_DCC バイナリ 3'b000 ～ 3'b111 3'b000 予約。
CLK_SRC バイナリ 0 ～ 1 1 予約。
CLOCK_FREQ 10 進数 200 ～ 4320 200 PLL_CLK0、PLL_CLK90 (X5PHIO_XCVR_X2) の周波数 (MHz)。
CONTINUOUS_DQS 文字列 FALSE、TRUE FALSE TRUE に設定すると、PHY_RDEN ポートを使用し、DQS_CLK からクロック供給される 2 段シンクロナイザーで dqs ゲートをオープン/クローズします。RX_GATING は ENABLE に設定する必要があります。
DMC_APB_SEL 文字列 FALSE、TRUE FALSE X5IO Wizard 用に予約。
DMC_BIT_SEL_<0-7> 文字列 FALSE、TRUE FALSE 予約。PHY2XCV_WR_DQ<0-7> のセレクト ライン。DMC を使用する場合は TRUE に設定します。ファブリック インターフェイスの場合は FALSE に設定します。この場合、PHY_D<0-7> が使用されます。
DMC_CTL_SEL 文字列 FALSE、TRUE FALSE 予約。ビットスライス制御用のライン選択に使用する配線設定。DMC を使用する場合は TRUE に設定します。ファブリック インターフェイスの場合は FALSE に設定し、PHY_RDEN、PHY_RDCS<1-0>、PHY_WREN、PHY_WRCS<1-0> を有効にします。TRUE に設定すると、CMPHY_OCTAD DMC 制御インターフェイスが使用されます。PHY2XCVR_RD_CTL<>、PHY2XCVR_WR_CTL RDEN/PHY_RD_CS0/1/WREN/WRCS ファブリック PHY_RDCS0/1、PHY_WRCS0/1、PHY_RDEN、PHY_WREN DMC DMC_RDCS0/1、DMC_WRCS0/1、DMC_RDEN、DMC_WREN 用のラインを選択します。
DQS_MODE バイナリ 3'b000 ～ 3'b111 3'b001 内部使用のみ。
EN_CK90_CAL 文字列 FALSE、TRUE FALSE 予約。PLL_CLK90 のキャリブレーション。
EN_DCC_CAL 文字列 FALSE、TRUE FALSE 予約。X5PHIO_DCCINVBUF を使用したデューティ サイクル補正に使用します。
EN_FIX_DELAY_CAL 文字列 FALSE、TRUE FALSE 固定遅延キャリブレーションを有効にします。
EN_PRIMARY_DLL_CAL 文字列 FALSE、TRUE FALSE 予約。
EN_SEQ_CAL 文字列 FALSE、TRUE FALSE 予約。
FD_NORD バイナリ 1'b0、1'b1 1'b0  
GT_VT_SRC 文字列 INTERNAL、EXTERNAL INTERNAL 予約。
GT_VT_SRC_OCTAD 文字列 OCTAD0、OCTAD1、OCTAD2、OCTAD3 OCTAD0 予約。
HISTO_DELTA_ADJ バイナリ 13'b0_0000_0000_0000 ～ 13'b1_1111_1111_1111 13'b0_0000_0000_0000 予約。
HISTO_F0_TH バイナリ 10'b00_0000_0000 ～ 10'b11_1111_1111 10'b00_0000_0000 予約。
HISTO_F1_TH バイナリ 10'b00_0000_0000 ～ 10'b11_1111_1111 10'b00_0000_0000 予約。
HISTO_NO_RU 文字列 FALSE、TRUE FALSE 予約。
HISTO_NPI_NS バイナリ 7'b000_0000 ～ 7'b111_1111 7'b000_0000 予約。
HISTO_R0_TH バイナリ 10'b00_0000_0000 ～ 10'b11_1111_1111 10'b00_0000_0000 予約。
HISTO_R1_TH バイナリ 10'b00_0000_0000 ～ 10'b11_1111_1111 10'b00_0000_0000 予約。
IBUF_DIS_EXT_SRC_<0-7> 文字列 FALSE、TRUE FALSE 予約。
IBUF_DIS_SRC_<0-7> 文字列 EXTERNAL、INTERNAL EXTERNAL EXTERNAL: IBUF_DISABLE を PL で制御。INTERNAL: IBUF_DISABLE を X5PHIO 回路で制御 (PHY_RDEN、RD_IDLE_COUNT)。
LEG_F_HISTO_E 文字列 FALSE、TRUE FALSE 予約。
LEG_F_LGY_E 文字列 FALSE、TRUE FALSE 予約。
MIPI_ALPRX_EN_M 文字列 FALSE、TRUE FALSE サポートされていません。
MIPI_ALPRX_EN_S 文字列 FALSE、TRUE FALSE サポートされていません。
NQTR_DELAY_VALUE_<0-7> バイナリ 16'b0000 ～ 16'hFFFF 16'b0000 X5IO Wizard 用に予約。立ち下がりエッジ キャプチャ クロックの遅延 (クロック センタリング) に使用する遅延ライン。
O_DELAY_VALUE_<0-7> バイナリ 16'h0000 ～ 16'hFFFF 16'b0000 出力遅延 (ps)。
PDL_HISTOGRAM_MODE 文字列 ENABLE DISABLE DISABLE 予約。
PDL_CASCADE 文字列 FALSE、TRUE FALSE 予約。
PQTR_DELAY_VALUE_<0-7> 文字列 16'h0000 ～ 16'hFFFF 16'b0000 X5IO Wizard 用に予約。立ち上がりエッジ キャプチャ クロックの遅延 (クロック センタリング) に使用する遅延ライン。
PRIMARY_DLL_CONFIG 文字列 MODEA、MODEB1、MODEB2 MODEA X5IO Wizard 用に予約。
RIUCLK_DBLR_BYPASS 文字列 FALSE、TRUE FALSE 予約。
RIU_CLK_DBL_DCC バイナリ 3'b000 ～ 3'b111 3'b000 予約
ROUTETHRU_<0-7> 文字列 TRUE、FALSE TRUE TRUE の場合、X5PHIO ロジックはバイパスされます。
RX_CLOCK_ALIGN 文字列 RX_CLOCK_ALIGN_NONE、CLK90_TEST、CLOCK_CNTR、DATA_CNTR、DQS_DELAYED、DQS_NON_DELAYED RX_CLOCK_ALIGN_NONE キャプチャ クロックからデータまでのアライメントを定義します。
RX_DATA_WIDTH 10 進数 8、2、4、16 8 デシリアライズ比: 1:16、1:8、1:4、1:2。
RXFIFO_MODE_<0-7> 文字列 ASYNC、BYPASS、SYNC ASYNC BIT[7:0] のレシーバー FIFO モード設定。
  • ASYNC: FIFO の読み出しクロックと書き込みクロックの周波数が同じで位相が独立している場合、ASYNC に設定します。
  • SYNC: FIFO の読み出しクロックと書き込みクロックが同じクロックの場合、SYNC に設定します。SYNC の場合、連続受信データ クロックが必要です。
  • BYPASS: FIFO からデータをファブリックに転送する場合、BYPASS に設定します。ASYNC や SYNC に設定した場合とは異なり、データは FIFO に保存されません。ここでは、0 サイクル パスが可能です。BYPASS の場合、連続受信データ クロックが必要です。
RXFIFO_WRCLK_SEL 文字列 CLK0、CLK1、CLK2、CLK3、CLK4、CLK5、CLK6、CLK7 CLK0 どのビットを RXFIFO_WR_CLK のソースとして使用するかを選択します。
RX_PATH_RESET 文字列 ENABLE DISABLE DISABLE 予約。
SA_OFST_CAL_<0-7> 文字列 SA_OFST_NONE、SA_OFST_AUTO、SA_OFST_MANUAL SA_OFST_NONE X5IO Wizard 用に予約。
SEQ_DIS<0 -7> 文字列 FALSE、TRUE FALSE X5IO Wizard 用に予約
SEQ_DONE_MASK バイナリ 4'b0000、4'b0011、4'b1100、4'b1111 4'b0000 X5IO Wizard 用に予約。
SEQ_DQS_CENTER バイナリ 2'b00 ～ 2'b11 2'b00 予約
SEQ_HISTOGRAM_MODE 文字列 ENABLE、DISABLE DISABLE 予約
SLEW_MODE 文字列 MODE0、MODE1、MODE2、MODE3 MODE0 予約
TBYTE_CTL_<0-7> 文字列 T、PHY_WREN T
  • T: BIT[x] のトライステート制御信号として T 入力 (PL からの組み合わせパス) を使用する場合、T に設定します。TX_DATA_WIDTH = 2 の場合、トライステート制御信号として使用できるのは T のみで、PHY_WREN は使用できません。
  • PHY_WREN: トライステート制御信号として PHY_WREN 入力を使用する場合、PHY_WREN に設定します。デシリアライズおよび反転した PHY_WREN は、TX データと同期します。PHY_WREN の各ビットで、2 ビットのデータのトライステートを制御します。
TX_DATA_WIDTH 10 進数 8、2、4、16 8 シリアライズ係数を決定します。すなわち、2:1、4:1、8:1、16:1 です。
TX_INIT_<0-7> 文字列 FALSE、TRUE FALSE
  • 1'b0: コンフィギュレーションおよびリセット (この場合、TX_RST[x] = 1 または RST = 1) 時に、TX IOB の値を 1'b0 に設定します。
  • 1'b1: コンフィギュレーションおよびリセット (この場合、TX_RST[x] = 1 または RST = 1) 時に、TX IOB の値を 1'b1 に設定します。
TX_INIT_T 文字列 FALSE、TRUE FALSE
  • 1'b0: コンフィギュレーションおよびリセット (この場合、TX_RST[x] = 1 または RST = 1) 時に、トライステート制御信号を 1'b0 に設定します。
  • 1'b1: コンフィギュレーションおよびリセット (この場合、TX_RST[x] = 1 または RST = 1) 時に、トライステート制御信号を 1'b1 に設定します。
VTC_NOT_SPD 文字列 FALSE、TRUE FALSE 予約。
WR_CTL_MUXSEL バイナリ 8'b00000000 ～ 8'b11111111 8'b00000000 予約。
WR_DQ0_MUXSEL バイナリ 8'b00000000 ～ 8'b11111111 8'b00000000 予約。
WR_DQ1_MUXSEL バイナリ 8'b00000000 ～ 8'b11111111 8'b00000000 予約。
WR_EN0_MUXSEL バイナリ 8'b00000000 ～ 8'b11111111 8'b00000000 予約。
WR_EN1_MUXSEL バイナリ 8'b00000000 ～ 8'b11111111 8'b00000000 予約。
WREN_CS_OVERRIDE_<0-7> 文字列 FALSE、TRUE FALSE 予約。