Versal ACAP メモリリソースアーキテクチャマニュアル (AM007) - AM007

Document ID: AM007
Release Date: 2020-11-24
Revision: 1.1 日本語

改訂履歴
概要
Versal ACAP の概要
この資料に関連する設計プロセス
ブロック RAM
ブロック RAM の説明
ブロック RAM の概要
UltraRAM
UltraRAM の概要
UltraRAM の概要
その他のメモリリソース
旧世代との違い
ブロック RAM
UltraRAM ブロック
デザイン入力の方法
ブロック RAM リソース
同期デュアルポートおよびシングルポート RAM
データフロー
読み出し
書き込み
書き込みモード
WRITE_FIRST または透過モード
READ_FIRST または書き込み前読み出しモード
NO_CHANGE モード (デフォルト)
アドレス競合
ブロック RAM のその他の機能
出力レジスタ (オプション)
個別に選択可能な読み出しポートと書き込みポートの幅
シンプルデュアルポートブロック (SDP) RAM
カスケード接続可能なブロック RAM
標準データ出力カスケードモード
パイプラインモードのデータ出力カスケード
バイトライトイネーブル
ブロック RAM の ECC (エラー訂正符号)
未使用ブロック RAM のパワーゲーティング
ブロック RAM のライブラリプリミティブ
ブロック RAM ポート信号
クロック – CLKARDCLK、CLKBWRCLK
イネーブル – ENARDEN、ENBWREN
バイトライトイネーブル – WEA、WEBWE
レジスタイネーブル – REGCEAREGCE、REGCEB
セット/リセット
アドレスバス – ADDRARDADDR、ADDRBWRADDR
データ入力バス – DINADIN、DINPADINP、DINBDIN、DINPBDINP
データ出力バス – DOUTADOUT、DOUTPADOUTP、DOUTBDOUT、DOUTPBDOUTP
CASDINA
CASDINB
CASDINPA
CASDINPB
CASDOUTA
CASDOUTB
CASDOUTPA
CASDOUTPB
カスケード選択 – CASOREGIMUX
カスケード選択 – CASOREGIMUXEN
カスケード選択 – CASDOMUX
カスケード選択 – CASDOMUXEN
SLEEP
制御ピンの反転
RAMB18/36 の未使用の入力
ブロック RAM のアドレスマップ
ブロック RAM の属性
データカスケード – CASCADE_ORDER
クロッキング – CLOCK_DOMAINS
メモリ内容の初期化 – INIT_xx
パリティメモリ内容の初期化 – INITP_xx
読み出し幅 – READ_WIDTH_[A|B]
リセットまたは CE の優先度 – RSTREG_PRIORITY_[A|B]
非同期/同期リセットモード設定 - RST_MODE_[A/B]
省電力 – SLEEP_ASYNC
出力ラッチ/レジスタの同期セット/リセット (SRVAL_[A|B])
オプションの出力レジスタ切り替え – DOUT[A|B]_REG
書き込み幅 – WRITE_WIDTH_[A|B]
書き込みモード – WRITE_MODE_[A|B]
SIM_COLLISION_CHECK
INIT_FILE
VHDL または Verilog コードでのブロック RAM の初期化
RAMB18E5 および RAMB36E5 プリミティブの設計上のその他の注意事項
出力レジスタ (オプション)
出力レジスタのリセット
独立した読み出しポートと書き込みポートの幅を選択
RAMB18E5 および RAMB36E5 のポートマッピング設計規則
バイトライトイネーブル
最小クロックパルスとアドレス/イネーブルのセットアップ/ホールドタイム (注意: 不安定なクロック)
ブロック RAM のアプリケーション
レジスタモードでのブロック RAM の RSTREG
ビルトインエラー訂正
ECC モード
ブロック RAM ECC アーキテクチャの概略図
ブロック RAM ECC プリミティブ
ブロック RAM の ECC ポート
ブロック RAM の ECC に関する属性
ECC モードの動作
標準モードの ECC
エンコード専用 ECC
デコード専用 ECC
64 ビットワード用 8 ビットパリティの作成
ブロック RAM ECC の VHDL および Verilog テンプレート
UltraRAM リソース
UltraRAM の主な機能
UltraRAM のカスケード接続
UltraRAM のエラー訂正符号
ブロック RAM と UltraRAM の違い
ブロック RAM と UltraRAM の比較
UltraRAM のプリミティブ
UltraRAM のポート名と説明
カスケード接続ポートなし
カスケード接続ポート
UltraRAM ポート信号
クロック – CLK
パワーゲーティングイネーブル入力 – SLEEP
アドレスバス – ADDR_A、ADDR_B
イネーブル – EN_A、EN_B
読み出し/書き込み選択 – RDB_WR_A、RDB_WR_B
バイトライトイネーブル – BWE_A、BWE_B
データ入力バス – DIN_A、DIN_B
シングルビット/ダブルビットエラー入力挿入 – INJECT_SBITERR_A、INJECT_DBITERR_A、INJECT_SBITERR_B、INJECT_DBITERR_B
OREG パイプラインステージのレジスタイネーブル – OREG_CE_A、OREG_CE_B
OREG_ECC パイプラインステージのレジスタイネーブル – OREG_ECC_CE_A、OREG_ECC_CE_B
リセット – RST_A、RST_B
データ出力バス – DOUT_A、DOUT_B
読み出しステータス出力 – RDACCESS_A、RDACCESS_B
ECC エラービット出力 – SBITERR_A、DBITERR_A、SBITERR_B、DBITERR_B
反転可能な制御信号ピン
UltraRAM の属性
自動スリープのレイテンシ – AUTO_SLEEP_LATENCY
バイトライトイネーブルモード – BWE_MODE_[A|B]
カスケードチェーンオーダー – CASCADE_ORDER_CTRL[A|B]、CASCADE_ORDER_DATA_[A/B]
AVG_CONS_INACTIVE_CYCLES、MATRIX_ID、NUM_URAM_IN_MATRIX、および NUM_UNIQUE_SELF_ADDR_A|B 属性
イネーブル自動スリープモード – EN_AUTO_SLEEP_MODE
イネーブル ECC ライト – EN_ECC_WR_[A/B]
イネーブル ECC リード – EN_ECC_RD_[A/B]
INIT_XX - UltraRAM 内容の初期化
入力レジスタステージ (オプション) – IREG_PRE_[A|B]
出力レジスタステージ (オプション) – OREG_[A|B]
ECC 出力レジスタステージ (オプション) – OREG_ECC_[A|B]
カスケードレジスタステージ (オプション) – REG_CAS_[A|B]
リセットモード – RST_MODE_[A|B]
自己アドレス – SELF_ADDR_[A|B]
自己マスク値 – SELF_MASK_[A|B]
外部 CE 使用 – USE_EXT_CE_[A|B]
URAM288E5 プリミティブの設計上のその他の注意事項
出力レジスタ (オプション)
出力レジスタのリセット
スリープモード (オプション)
最小クロックパルスとアドレス/イネーブル/スリープのセットアップ/ホールドタイム (注意: 不安定なクロック)
デュアルポート SRAM アレイの動作
読み出し
書き込み
入力レジスタ (オプション)
出力レジスタ (オプション)
リセット
バイトライトイネーブル
UltraRAM のカスケード接続とマトリクスコンフィギュレーション
カスケード接続のユーザー属性
カスケード接続された UltraRAM でマトリクスを構築する
アドレスビットのデコード
ビルトインエラー検出/訂正
ECC モード
ECC モードの動作
標準モードの ECC
標準 ECC 書き込み
標準 ECC 読み出し
エンコード専用 ECC
エンコード専用 ECC での書き込み
エンコード専用 ECC での読み出し
デコード専用 ECC
デコード専用 ECC でのシングルビットエラーの挿入
デコード専用 ECC でのダブルビットエラーの挿入
UltraRAM のタイミング図
読み出し/書き込み波形 (オプションのパイプラインレジスタあり/なし)
リセット付き読み出し/書き込み波形 (オプションの出力パイプラインレジスタあり/なし)
外部 CE を使用した場合の読み出し/書き込み波形
マトリクスからのリセット付き読み出し波形
スリープの波形
自動スリープの波形
その他のリソースおよび法的通知
ザイリンクスリソース
Documentation Navigator およびデザインハブ
お読みください: 重要な法的通知

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