000039194 - Versal X5PLL のデザイン アドバイザリ: 一部トポロジにおけるタイミング解析でジッターが過小評価される可能性がある - X5PLL を使用してクロックを生成する際、生成したクロックと、別のクロック調整ブロック、MMCM、DPLL、または X5PLL との間でクロック乗せ換えが存在すると、clock_uncertainty の計算において X5PLL_PHASE_JITTER が正しく反映されないことがあります。その結果、2 つのクロック ドメイン間パスのタイミング解析結果が実際より小さく報告される可能性があります。

Release Date

2026-01-28

Revision

1.0 日本語