Vivado Design Suite 用户指南: Dynamic Function eXchange (UG909) - 2023.1 简体中文 - UG909

Document ID: UG909
Release Date: 2023-05-24
Version: 2023.1 简体中文

简介
按设计进程浏览内容
Dynamic Function eXchange 简介
术语
设计注意事项
设计要求和准则
设计性能
设计标准
Dynamic Function eXchange 许可
常用应用
已联网的多端口接口
通过标准总线接口进行配置
可动态重配置的包处理器
非对称密钥加密
总结
Vivado 软件流程
Dynamic Function eXchange 命令
综合
对顶层进行综合
综合可重配置模块
读取设计模块
方法 1：添加和链接文件
方法 2：读取网表设计
方法 3：打开/读取检查点
方法 4：打开检查点/更新设计
添加含子模块网表的可重配置模块
读取设计约束
实现
保留实现数据
Dynamic Function eXchange 约束和属性
将模块定义为可重配置
为可重配置区域创建布局规划
Vivado IDE 中的布局规划
管理可重配置分区布局规划
可编程单元
使用可视化脚本
时序约束
分区管脚
重新配置后应用复位
软件流程
综合
实现
增量编译
报告
验证配置
比特流生成
Tcl 脚本
嵌套 Dynamic Function eXchange
嵌套 DFX 结构和命令
设计结构
用于管理嵌套 DFX 的 Tcl 命令
实现设计流程
在 A1 下创建可重配置模块结果
在 A2 下创建可重配置模块结果
检查当前状态
静态设计更新
验证通过
比特流创建
嵌套 DFX 设计注意事项
布局规划
去耦
Dynamic Function eXchange Controller IP
比特流版本和使用兼容性
适用于 Dynamic Function eXchange 的 Abstract Shell
Abstract Shell 设计流程
在 Abstract Shell 内实现可重配置模块
生成部分比特流
从完整配置生成部分比特流
从 Abstract Shell 生成部分比特流
器件编程策略
其他解的详细信息
逻辑连接内容
专属设计信息和许可 IP
Abstract Shell 和嵌套 DFX
设计注意事项
创建 Abstract Shell 期间推断的伪路径
Vivado 工程流程
Vivado IDE 中的 RTL 工程流程
流程汇总
Tcl 命令
创建和使用 Dynamic Function eXchange 工程的步骤
创建 Dynamic Function eXchange 工程
定义可重配置分区
完成 Dynamic Function eXchange 工程结构
编辑可重配置模块
编辑配置
编辑配置运行
添加或修改可重配置模块或配置
添加可重配置模块约束
添加或创建 IP 源文件
实现 DFX 设计
生成比特流
受支持和不受支持的功能特性
在 IP integrator 中使用块设计容器
自上而下流程
自下而上流程
将块设计容器转变为可重配置分区
移除块设计容器
将新的设计源文件添加到块设计容器内
更新 BDC 内的端口边界
地址间隙
准备设计实现
将约束作用域限定于 IP integrator 中的模块参考块
运行 Dynamic Function eXchange Wizard
编辑配置
编辑配置运行
导出硬件
受支持和不受支持的功能特性
受支持的功能特性
不受支持的功能特性
已知问题与限制
Abstract Shell 工程流程
抽象外壳的创建和使用
器件镜像创建
受支持和不受支持的功能特性
受支持的功能特性
不受支持的功能特性
已知限制和局限性
所有 AMD 器件的设计注意事项和准则
Dynamic Function eXchange IP
设计层级
使用 DRP 进行动态重配置
逻辑打包
设计示例层级
可重配置分区接口
分区管脚布局
低电平有效复位和时钟使能
去耦功能
黑盒
有效的实现方法
构建实现要求
配置分析报告
复杂性
时钟设置
时序
总结
为 DFX 设计管理约束
约束创建
约束应用
定义可重配置分区边界
避免死锁
设计版本检查
仿真和验证
7 系列器件和 Zynq 器件的设计注意事项和准则
可重配置模块内部的设计元件
全局时钟规则
为 7 系列器件创建 Pblock
可重配置分区 Pblock 的自动调整
手动创建可重配置分区 Pblock
使用高速收发器
Dynamic Function eXchange 设计检查表（7 系列）
UltraScale 器件和 UltraScale+ 器件的设计注意事项和准则
可重配置模块内部的设计元件
为 UltraScale 和 UltraScale+ 器件创建 Pblock
Pblock 上的 PU 自动对齐
在 RP 与静态逻辑之间共享配置帧
CONTAIN_ROUTING 面积的扩展
UltraRAM 行为
RP 内部时钟的布局规划规则
全局时钟规则
I/O 规则
使用高速收发器
适用于 UltraScale 和 UltraScale+ 器件设计的 Dynamic Function eXchange 检查表
建议的布局规划约束
减少分区管脚的数量
为实现最大程度的 PPLOC 缩减而建议在 DFX 边界处采用的网表结构
避免 RP 到 RP 的直接路径
避免使用多个 RP 驱动同一个静态叶节点单元
复制驱动多个 RP 的静态寄存器
寄存 RM 的输入和输出
减少静态信号线对可重配置 Pblock 的渗透
尽可能将 Pblock 布局为矩形以避免边缘处的不可布线性
启用 CONTAIN_ROUTING 的静态 Pblock 注意事项
保留可布线性作为使用率中的考量因素
减少唯一控制集的数量
减少因保持时间违例导致的绕行
为信号线排除包含要求
尽可能避免对 UltraScale 和 UltraScale+ 器件使用脱节的 Pblock
Versal 器件的设计注意事项和准则
可重配置模块内部的设计元件
Versal 器件的布局规划
在多个可重配置 Pblock 之间共享时钟区域
HD_Visual 脚本
BLI 布局规划对齐
扩展布线
时钟资源
布局规划设计规则检查
全局时钟规则
Versal 器件 DFX 设计与 UltraScale+ 器件相比的时钟设置主要增强功能
Versal 器件 DFX 设计中时钟设置的已知限制
片上网络
完全位于静态区域内的 NoC
RP 与静态区域之间共享的 NoC 路径
使用静态端点 NoC 执行 RP 到 RP NoC 通信
完全包含在 RP 中的 NoC
NoC DFX DRC
采用 SSI 技术的 Versal 器件的 DFX
多 SLR 动态区域
跨 SLR 边界的静态布线
硬化的 DDR 存储器控制器
逻辑去耦
调试 Versal 器件 DFX 设计
为 Versal 器件添加调试核
建议的布局规划约束
在具有 2 个 RP 的设计中仅对 HSR Pblock 矩形内必要的物理站点限定范围
尽可能避免对 Versal 器件使用脱节的 Pblock
配置器件
配置模式
比特流类型定义
完整配置比特流
部分比特流
空白比特流
清除比特流
针对 Zynq 器件通过 ICAP 使用 Dynamic Function eXchange
串联配置和 Dynamic Function eXchange
格式化 BIN 文件用于交付至内部配置端口
适用于 UltraScale 器件的 BIT 文件摘要
适用于配置 FPGA 的系统设计
部分 BIT 文件完整性
配置帧
配置时间
配置调试
使用 Vivado 调试核
Versal 器件的配置解决方案
部分 PDI 创建和详细信息
受支持的启动模式
通过 U-Boot 进行重配置
通过 Linux 进行重配置
编程镜像压缩
NoC 时钟门控问题
已知问题与限制
已知问题
已知限制
分层设计流程
支持的器件
布局规划 DRC 示例
HDPR-39 可重配置 Pblock 不得导致同一帧拼块中的占板面积重叠
HDPR-97 Versal 扩展布线拆分可编程单元
附加资源与法律声明
查找其他文档
支持资源
参考资料
培训资料
修订历史
请阅读：重要法律声明

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