Vivado Design Suite ユーザー ガイド: 合成 (UG901) - 2022.2 日本語 - Vivado® 合成を使用して、SystemVerilog、Verilog、および VHDL で記述された RTL デザインを、ザイリンクス FPGA にインプリメントするためのゲート レベルのネットリストに変換する方法を説明します。Vivado 合成をプロジェクト モードおよび非プロジェクト モードで使用し、さまざまな合成ストラテジおよびデザイン合成を適用する方法を示します。 - UG901

Document ID

UG901

Release Date

2022-11-16

Version

2022.2 日本語