Vivado Design Suite ユーザーガイド: ロジックシミュレーション (UG900) - 2021.1 日本語

Document ID: UG900
Release Date: 2021-06-16
Version: 2021.1 日本語

改訂履歴
概要
この資料に関連する設計プロセス
ロジックシミュレーションの概要
サポートされるシミュレータ
シミュレーションフロー
レジスタトランスファーレベルのビヘイビアーシミュレーション
合成後のシミュレーション
インプリメンテーション後のシミュレーション
言語および暗号化サポート
シミュレーションの準備
テストベンチおよびスティミュラスファイルの使用
シミュレータのインストール場所の指定
シミュレーションライブラリのコンパイル
Vivado IDE を使用したシミュレーションライブラリのコンパイル
Tcl コマンドを使用したシミュレーションライブラリのコンパイル
compile_simlib のデフォルトの変更
ザイリンクスシミュレーションライブラリの使用
UNISIM ライブラリ
UNIMACRO ライブラリ
SIMPRIM ライブラリ
SECUREIP シミュレーションライブラリ
UNIFAST ライブラリ
Verilog UNIFAST ライブラリの使用
VHDL UNIFAST ライブラリの使用
シミュレーション設定
シミュレータ言語オプションの理解
シミュレーションランタイム精度の設定
シミュレーションソースファイルの追加または作成
シミュレーションセットの操作
ネットリストの生成
論理ネットリストの生成
タイミングネットリストの生成
Versal CIPS VIP の使用
サードパーティシミュレータを使用したシミュレーション
Vivado IDE でのサードパーティシミュレータを使用したシミュレーションの実行
サードパーティツールを使用したタイミングシミュレーションの実行
消費電力解析用の SAIF の出力
Questa Advanced Simulator/ModelSim での SAIF の出力
IES での SAIF の出力
VCS での SAIF の出力
VCD の出力
Questa Advanced Simulator/ModelSim での VCD の出力
IES での VCD の出力
VCS での VCD の出力
IP のシミュレーション
統合されたシミュレーションの実行中のカスタム DO ファイルの使用
Questa Advanced Simulator
ModelSim
IES
VCS
Xcelium
ModelSim および Questa Advanced Simulator でのシミュレーションステップ制御コンストラクト
バッチモードでのサードパーティシミュレータの実行
Vivado シミュレータを使用したシミュレーション
Vivado シミュレータの実行
メインツールバー
[Run] メニュー
[Simulation] ツールバー
[Sources] ウィンドウ
[Scope] ウィンドウ
[Objects] ウィンドウ
波形ウィンドウ
波形オブジェクト
複数の波形設定の作成と使用
論理およびタイミングシミュレーションの実行
論理シミュレーションの実行
タイミングシミュレーションの実行
シミュレーション結果の保存
複数のシミュレーション run の区別
シミュレーションを閉じる
シミュレーション起動スクリプトファイルの追加
シミュレーションメッセージの表示
メッセージ出力の管理
launch_simulation コマンドの使用
例
デザイン変更後のシミュレーションの再実行
保存されたシミュレータのユーザーインターフェイス設定の使用
デフォルト設定
Vivado シミュレータを使用したシミュレーション波形の解析
波形設定と波形ウィンドウの使用
波形設定の新規作成
WCFG ファイルを開く
波形設定の保存
前に保存したシミュレーション run を開く
波形設定の HDL オブジェクト
基数
デフォルト基数の変更
オブジェクトごとの基数の変更
波形のカスタマイズ
アナログ波形の使用
波形オブジェクトの命名
オブジェクト名の変更
オブジェクト名表示の変更
バスビット順の反転
SystemVerilog の列挙フォーマットの変更
波形表示の制御
列サイズ調節ハンドルの使用
マウスホイールを使用したスクロール
ズームボタンの使用
マウスホイールを使用したズーム
アナログ波形の Y 軸方向のズーム
[Waveform Settings] スライドアウト
時間スケールの表示の変更
波形の分類
信号およびオブジェクトのグループ
仕切りの使用
仮想バスの定義
波形の解析
カーソルの使用
マーカーの使用
フロートルーラーの使用
波形設定での値の検索
AXI インターフェイストランザクションの解析
プロトコルインスタンスの理解
AXI インターフェイスを Vivado シミュレータで表示するよう IP インテグレーターでマーク
Vivado シミュレータでのプロトコルインスタンスの検索
[Objects] ウィンドウでのプロトコルインスタンスの検索
Tcl コマンドを使用したプロトコルインスタンスの検索
[Objects] ウィンドウのプロトコルインスタンス
波形ウィンドウへのプロトコルインスタンスの追加
get_objects の使用
波形ウィンドウでのプロトコルインスタンスの解析
トランザクションバーの使用
AXI メモリマップド (AXI-MM) インターフェイス
AXI4-Stream (AXI-S) インターフェイスの解析
Vivado シミュレータを使用したデザインのデバッグ
ソースレベルでのデバッグ
シミュレーションのステップ実行
ブレークポイントの使用
条件の追加
シミュレーションの一時停止
シミュレーション実行のトレース
波形オブジェクトを特定値に設定
force コマンドの使用
[Force Constant]
[Force Clock]
[Remove Force] コマンド
バッチモードでの Force コマンドの使用
Vivado シミュレータを使用した消費電力解析
SAIF 出力の生成
SAIF コマンドの例
Tcl シミュレーションバッチファイルを使用した SAIF の出力
Tcl コマンド report_drivers の使用
VCD 機能の使用
Tcl コマンド log_wave の使用
[Objects] ウィンドウ、波形ウィンドウ、テキストエディターでの信号のクロスプローブ
Vivado シミュレータの init.tcl
サブプログラムの呼び出しスタックのサポート
Vivado シミュレータでのバッチまたはスクリプトモードを使用したシミュレーション
シミュレーションファイルとスクリプトのエクスポート
最上位デザインのエクスポート
ザイリンクスカタログおよびブロックデザインからの IP のエクスポート
Manage IP プロジェクトのエクスポート
バッチモードでの Vivado シミュレータの実行
デザインファイル、xvhdl および xvlog の解析
デザインスナップショットのエラボレートおよび生成 (xelab)
xelab
xelab の例
Verilog 検索順序
Verilog インスタンシエーションユニット
VHDL インスタンシエーションユニット
Verilog の `uselib 指示子
xelab、xvhdl、xvlog xsim コマンドオプション
デザインスナップショットのシミュレーション (xsim)
xsim の構文
xsim のオプション
機能カバレッジレポートの生成
スタンドアロンモードでの Vivado シミュレータの実行例
手順 1: デザインファイルの解析
手順 2: デザインのエラボレートとスナップショットの作成
手順 3: シミュレーションの実行
プロジェクトファイル (.prj) の構文
定義済みマクロ
ライブラリマップファイル (xsim.ini)
シミュレーションモードの実行
ビヘイビアーシミュレーション
合成後およびインプリメンテーション後のシミュレーション
Tcl コマンドとスクリプトの使用
-tclbatch オプションの使用
Tcl コンソールからの Vivado シミュレータの起動
export_simulation
export_ip_user_files
コンパイル、エラボレーション、シミュレーション、ネットリスト、アドバンスオプション
コンパイルオプション
Vivado シミュレータのコンパイルオプション
Questa Advanced Simulator のコンパイルオプション
ModelSim シミュレータのコンパイルオプション
IES シミュレータのコンパイルオプション
VCS シミュレータのコンパイルオプション
Xcelium シミュレータのコンパイルオプション
エラボレーションオプション
Vivado シミュレータのエラボレーションオプション
Questa Advanced Simulator のエラボレーションオプション
ModelSim シミュレータのエラボレーションオプション
IES シミュレータのエラボレーションオプション
VCS シミュレータのエラボレーションオプション
Xcelium シミュレータのエラボレーションオプション
シミュレーションオプション
Vivado シミュレータのシミュレーションオプション
Questa Advanced Simulator のシミュレーションオプション
ModelSim シミュレータのシミュレーションオプション
IES シミュレータのシミュレーションオプション
VCS シミュレータのシミュレーションオプション
Xcelium シミュレータのシミュレーションオプション
ネットリストオプション
Vivado シミュレータのネットリストオプション
アドバンスシミュレーションオプション
Vivado シミュレータでの SystemVerilog のサポート
特定のファイルで SystemVerilog を使用
スタンドアロンまたは PRJ モードでの SystemVerilog の実行
テストベンチの機能
UVM のサポート
Vivado シミュレータの VHDL 2008 サポート
概要
コンパイルおよびシミュレーション
固定小数点および浮動小数点パッケージ
サポートされる機能
Vivado シミュレータのダイレクトプログラミングインターフェイス (DPI)
概要
C コードのコンパイル
xsc コンパイラ
xelab を使用したコンパイル済み C コードの SystemVerilog への統合
C と SystemVerilog の境界で使用可能なデータ型
サポートされるデータ型
ユーザー定義型のマップ
列挙型 (enum)
パック型構造体/共用体
アンパック型構造体
svdpi.h 関数のサポート
DPI でのオープン配列
例
-sv_lib、-sv_liblist、および -sv_root を使用したインポート例
出力を含む関数
単純なインポート/エクスポートフロー (xelab -dpiheader フロー)
Vivado Design Suite に含まれる DPI 例
Vivado IDE での SystemC のサポート
シミュレーションモデルのタイプの選択
SELECTED_SIM_MODEL IP プロパティの使用
PREFERRED_SIM_MODEL プロジェクトプロパティの使用
保護されたモデル
保護されていないモデル
Vivado での SystemC シミュレーション
SystemC シミュレーションでサポートされるシミュレータ
サードパーティツールのシミュレータ設定
GCC パス設定
Vivado シミュレータを使用した SystemC シミュレーションの実行
特殊なケースの処理
グローバルリセットとトライステートの使用
グローバルセットおよびリセットネット
グローバルトライステートネット
グローバルトライステートおよびグローバルセット/リセット信号の使用
Verilog の GSR および GTS
VHDL の GSR および GTS
デルタサイクルとレースコンディション
予期しない結果になる VHDL コード例
ASYNC_REG 制約の使用
同期エレメントの X 伝搬のディスエーブル
コンフィギュレーションインターフェイスのシミュレーション
JTAG シミュレーション
SelectMAP シミュレーション
シミュレーションでのブロック RAM の競合チェックのディスエーブル
消費電力解析のための SAIF ファイルの出力
コンパイルまたはシミュレーションのスキップ
コンパイルのスキップ
シミュレーションのスキップ
Vivado シミュレータ Tcl コマンドの値の規則
文字列の値の解釈
Vivado Design Suite シミュレーションロジック
Vivado シミュレータの混合言語サポートおよび例外
混合言語シミュレーションの使用
シミュレーションでの混合言語の制限
混合言語シミュレーションでの重要な手順
混合言語の結合と検索
混合言語コンポーネントのインスタンシエーション
ポートマップおよびサポートされるポート型
ジェネリック (パラメーター) のマップ
VHDL および Verilog 値のマップ
VHDL 言語サポートの例外
Verilog 言語サポートの例外
Vivado シミュレータクイックリファレンスガイド
ザイリンクスシミュレータインターフェイスの使用
ダイナミックリンク用に XSI 関数を準備
テストベンチコードの記述
C/C++ プログラムのコンパイル
デザイン共有ライブラリの準備
XSI 関数参照
xsi_close
xsi_get_error_info
xsi_get_port_number
xsi_get_status
xsi_get_value
xsi_open
xsi_put_value
xsi_restart
xsi_run
xsi_trace_all
Vivado シミュレータの VHDL データ形式
IEEE の std_logic 型
VHDL の bit 型
VHDL の character 型
VHDL の整数型
VHDL の real 型
VHDL の配列型
Vivado シミュレータの Verilog データ形式
その他のリソースおよび法的通知
ザイリンクスリソース
Documentation Navigator およびデザインハブ
参考資料
サードパーティシミュレータに関する情報へのリンク
トレーニングリソース
お読みください: 重要な法的通知

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