UltraFast 设计方法指南（适用于赛灵思 FPGA 和 SoC）(UG949) - 2020.2 简体中文

Document ID: UG949
Release Date: 2021-02-18
Version: 2020.2 简体中文

修订历史
引言
关于 UltraFast 设计方法论
如何使用本指南
使用 UltraFast 设计方法检查表
使用 UltraFast 设计方法论 DRC
使用 UltraFast 设计方法系统级设计流程图
了解 UltraFast 设计方法概念
创建和实现硬件设计
在开发周期早期最大限度扩大影响
在每个设计阶段进行验证
利用快速验证的优势
使用 Vivado Design Suite
采用版本控制系统管理 Vivado Design Suite 源
升级到新发行版的 Vivado Design Suite
访问其它技术文档和培训资料
开发板和器件规划
PCB 布局建议
与 PCB 上的物理组件保持一致
配电系统
热处理解决方案注意事项
PCB 设计注意事项
器件功耗方面和系统依赖关系
器件上的供电路径
电源/功耗类型
上电
启动功耗
静态功耗
动态功耗
影响功耗的环境因素
电源轨合并对功耗的影响
功耗模型精度
器件功耗和总体系统设计进程
使用 Xilinx Power Estimator (XPE) 的最差情况功耗分析
时钟资源规划与分配
I/O 管脚分配设计流程
适用于 I/O 管脚分配的 Vivado Design Suite 工程类型
RTL 前 I/O 管脚分配
基于网表的 I/O 管脚分配
识别与管脚兼容的器件
管脚分配
使用赛灵思工具选择管脚分配 (pinout)
所需的信息
管脚分配选择
适用于管脚分配选择的通用准则
配置管脚
存储器接口
千兆位收发器 (GT)
高速 I/O
内部 VREF 和 DCI 级联约束
接口带宽验证
使用 SSI 器件进行设计
SSI 管脚分配注意事项
超级逻辑区域 (SLR)
SLR 术语
主超级逻辑区域
硅中介层
超长线路 (SLL) 布线
传输限制
SLR 利用率注意事项
大宽度总线的 SLR 交汇
使用 HBM 器件进行设计
使用 HBM 器件的布局注意事项
跨 SLR 流水打拍注意事项
SLR0 内的资源规划
SLR0 中的 PCIE4C 到 HBM AXI 路径
配置
开发板设计技巧
使用 RTL 创建设计
定义理想的设计层级
在顶层附近添加 I/O 组件
在顶层附近插入时钟元件
在逻辑边界处寄存数据路径
妥善考虑布局规划注意事项
针对功能和时序调试最优化层级
在模块层次应用属性
针对高级设计技巧实现层级最优化
高速 DSP 设计的提前层级规划示例
IP 的使用
规划 IP 要求
AMBA AXI
Vivado Design Suite IP 目录 (IP Catalog)
定制 IP
从 IP 目录选择 IP
自定义 IP
使用自定义 GUI
使用 Tcl 脚本
IP 版本和版本控制
RTL 编码指南
使用 Vivado Design Suite HDL 模板
控制信号和控制集
复位
使用复位的时间和位置
同步复位对比异步复位
复位编码示例：含同步复位的乘法器
复位编码示例：含异步复位的乘法器
尝试在 HDL 代码中消除复位时出现问题
时钟使能
创建时钟使能
复位和时钟使能优先顺序
使用综合属性控制使能/复位提取
使用 DIRECT_ENABLE 和 DIRECT_RESET
将逻辑从控制管脚推送到数据管脚
信号控制技巧
掌握推断的结果
推断 RAM 和 ROM
实现 RAM 时的性能注意事项
阻止块 RAM 输出寄存器推断的场景
检查读取数据寄存器输出上的多重扇出
检查地址/读取数据寄存器上的复位信号
检查寄存器的反馈结构
将存储器映射到 UltraRAM 块
通过编码实现最优化的 DSP 和算术推断
对移位寄存器和延迟线进行编码
所有已推断的寄存器、SRL 和存储器的初始化
判断例化或推断的时机
综合工具最优化
判断例化的时机
有助于提升性能的编码方式
关键路径上的高扇出
在不需要高扇出信号线的设计部分精简负载
复制高扇出信号线驱动
流水线设置注意事项
考虑 SSI 器件的流水线
提前考量流水线
检查推断的逻辑
确定是否需要采用流水线方法
平衡时延
平衡流水线深度和 SRL 的使用
避免不必要的流水线
考虑流水线宏原语
自动流水打拍注意事项
改善功耗的编码方式
时钟或数据路径门控
最大限度增加门控元件数量
使用专用时钟缓冲器的时钟使能管脚
无需优先级编码器时使用 Case 块
块 RAM 的性能/功耗利弊取舍
分解更深的存储器配置，实现功耗与性能平衡
运行 RTL DRC
时钟设置指南
UltraScale 器件时钟设置
时钟原语
全局时钟缓冲器连接和布线轨道
时钟布线、时钟根和时钟分布
时钟树缓存布局布线
时钟功能
高扇出时钟
低扇出时钟
平衡使用高扇出时钟和低扇出时钟
时钟约束
针对 IO/MMCM/PLL/GT 使用 LOC 约束
在时钟缓冲器上使用 CLOCK_REGION 属性
使用 Pblock 限制时钟缓冲器布局
在时钟信号线上使用 USER_CLOCK_ROOT 属性
在多个时钟信号线上使用 CLOCK_DELAY_GROUP 约束
使用 CLOCK_DEDICATED_ROUTE 约束
使用 CLOCK_LOW_FANOUT 约束
时钟拓扑建议
并行时钟缓冲器
级联时钟缓冲器
时钟多路复用
PLL/MMCM 反馈路径和补偿模式
BUFG_GT 分频器
SelectIO 时钟设置
ISERDESE3 和 IDDRE1 时钟
OSERDESE3 时钟
含 MMCM ZHOLD/BUF_IN 补偿的 I/O 时序
同步 CDC
GT 接口时钟
BUFG_GT 与动态分频器
单四通道 (Quad) 接口对比多四通道 (Quad) 接口
[RT]XUSRCLK/[RT]XUSRCLK2 偏差匹配
Integrated Block for PCI Express CORECLK/PIPECLK/USERCLK 偏差匹配
7 系列器件时钟
使用水平时钟区域缓冲器进行时钟门控
SSI 器件的其它时钟设置注意事项
SSI 技术器件中的全局时钟资源的时钟偏差
时钟结构设计
推断
综合约束和属性
IP 的使用
例化
控制时钟的相位、频率、占空比和抖动
使用时钟修改块（MMCM 和 PLL）
在时钟上使用 IDELAY 控制相位
使用门控时钟
将时钟门控转换为时钟使能
对时钟缓冲器进行门控
控制和同步器件启动
避免使用局部时钟
创建输出时钟
时钟域交汇
单比特 CDC
多比特 CDC
最优化 MTBF
为 DEST_SYNC_FF 参数选择正确的值
正确执行设计约束
设计约束
对设计约束进行组织
建议的约束文件
简单设计
复杂设计
验证读取顺序
建议的约束顺序
创建综合约束
创建实现约束
创建块级约束
为 Vitis 环境指定约束
定义时序约束的四个步骤
定义时钟约束
识别时钟源
时钟网络报告
“检查时序”报告
创建基准时钟
输入端口
7 系列器件中的千兆位收发器输入管脚
某些硬件原语输出管脚
创建生成时钟
自动衍生时钟
用户定义的生成时钟
主时钟与生成时钟间的路径
验证时钟定义和覆盖范围
调整时钟特性
抖动
其它不确定性问题
时钟源位置的时钟时延
MMCM 或 PLL 外部反馈回路延迟
约束输入和输出端口
系统级透视图
定义输入延迟
定义输出延迟
选择参考时钟
识别与每个端口相关的时钟
浏览开发板原理图
浏览设计原理图
报告进出端口的时序
使用自动识别的采样时钟
使用基准时钟
使用虚拟时钟
使用生成时钟
参考时钟上升沿和下降沿
验证延迟约束
I/O 路径报告命令行示例
输入至输出馈通路径
示例 1
示例 2
使用 XDC 模板 - 源同步接口
定义时钟组和 CDC 约束
检查时钟交互
同步
异步
专属
时钟对分类
“时钟交互”报告
“检查时序”报告
约束专属时钟组
相同时钟源上定义的重叠时钟
重叠由时钟多路复用器驱动的时钟
对异步时钟组和时钟域交汇进行约束
Report CDC
双向时钟间的全局约束
对应各 CDC 路径的约束
时钟例外相对于 set_max_delay 的优先顺序
指定时序例外
时序例外准则
时序例外优先级规则
添加伪路径约束
用例
对综合的影响
对实现的影响
添加最小和最大延迟约束
用例
对综合的影响
对实现的影响
避免路径分段
有效的起点和端点
添加多周期路径约束
放宽建立时间要求，同时不改变保持时间
对综合与设计实现的影响
常见错误
其它高级时序约束
案例分析
禁用时序
数据检查
最大时间借用量
定义物理约束
设计实现
运行综合
综合流程
全局综合
块设计综合
非关联综合
增量综合
综合最优化
综合设置
综合属性
KEEP 和 DONT_TOUCH
MAX_FANOUT
块级综合策略
综合后的步骤
检查和清理 DRC
运行 Report Methodology
复查综合日志
检查时序约束
评估综合后的结果质量
遵循准则解决剩余违例问题
处理高层次逻辑
检查利用率
复查时钟树
时钟缓冲器利用率
时钟树拓扑结构
实现设计
使用工程模式对比使用非工程模式
策略
指令
迭代流程
使用检查点分析不同阶段的设计
使用交互报告文件
使用增量实现流程
增量实现流程模式
自动增量实现模式
高复用模式和低复用模式
增量指令和目标 WNS
并行运行
编译时间注意事项
打开综合设计。
逻辑最优化 (opt_design)
最优化分析
布局 (place_design)
布局分析
物理最优化 (phys_opt_design)
判断是否需要物理综合
布线 (route_design)
布线分析
布线编译时间
设计收敛
时序收敛
了解时序收敛标准
检查有效约束
检查正时序裕量
了解时序报告
检查设计是否正确约束
修复 check_timing 标记的问题
无时钟和未约束的内部端点
生成时钟
环路和锁存器环
无输入/输出延迟和部分输入/输出延迟
多个时钟
修复 report_methodology 标记的问题
方法 DRC 对时序收敛的影响
方法 DRC 对验收质量的影响
其它时序方法 DRC
评估设计的最高频率
设计基线设定
定义基线约束
确定必须创建哪些时钟
确认没有时钟遗漏
约束时钟域交汇
检查时钟关系
识别无公用基准时钟的时钟对
识别严格的时序要求
同时约束主时钟和生成时钟
限制 I/O 约束和时序例外
完成每个步骤后评估设计 WNS
综合后最优化与逻辑后最优化
布局前后
物理最优化前后
布线前后
基线设定与时序约束验证流程
分析并解决时序违例
识别时序违例的根源
审查时序裕量
使用“设计分析 (Design Analysis)”报告
分析路径特性
复查逻辑层次分布
数据路径延迟和逻辑层次
时钟偏差和不确定性
减少逻辑延迟
最优化常规互连结构路径
使用专用块和宏原语对路径进行最优化
降低因物理约束导致的信号线延迟
降低因拥塞导致的信号线延迟
拥塞区域和等级定义
拥塞等级范围
“Device”窗口中“Interconnect Congestion Level”
布局器日志中的拥塞
布线器日志中的拥塞
设计分析报告之拥塞报告
设计分析报告之复杂性报告
减少时钟偏差
使用时钟内部时序路径
限制同步时钟域交汇路径
在异步时钟之间添加时序例外
应用可减少时钟偏差的常见技巧
应用技巧提升 7 系列器件的偏差
降低 UltraScale 和 UltraScale+ 器件的偏差
减少 UltraScale 和 UltraScale+ 器件中的时钟延迟
减少时钟不确定性
使用 MMCM 设置来降低时钟不确定性
使用 BUFGCE_DIV 减少时钟不确定性
运用常用时序收敛技巧
利用块级综合策略来改进网表
改进逻辑层次
减少控制集
遵循控制集指南进行操作
减少控制集的数量
最优化高扇出信号线
允许寄存器复制
将高扇出信号线推广到全局布线
使用物理最优化
使用 group_path 命令排列关键逻辑的优先顺序
布线前先修复严重保持时间违例
解决拥塞
降低器件利用率
为 SSI 器件平衡 SLR 利用率
使用替代布局和布线指令
关闭跨边界最优化
减少 MUXF 映射
禁用 LUT 组合
限制拥塞区域中的高扇出信号线
使用单元膨胀
调节编译流程
使用策略和指令
ML 策略
预定义策略
定制策略
使用最优化迭代
过约束设计
布局规划注意事项
对关键逻辑进行分组
复用布局结果
使用增量实现
选择高质量的参考检查点
针对高复用模式选择增量实现指令
针对低复用模式降低 QoR 易变性
避免布局规划和过约束
XPIO-PL 接口时序约束方法
SSI 技术注意事项
使用硬核 SLR 布局规划约束
使用软核 SLR 布局规划约束
使用 SLR 交汇寄存器
针对 SLR 交汇使用自动流水线
功耗收敛
估算整个流程的功耗
使用 Power Constraints Advisor
建议的功耗约束
建议的最低限度约束
其它建议约束
有助于精确完成功耗分析的最佳时间
运行功耗分析后复查设计的配电情况
运行功耗分析后进一步优化控制信号活动
功耗最优化
分析功耗估算和最优化结果
运行功耗最优化
使用功耗最优化报告
使用时序报告来判定功耗最优化的影响
配置与调试
配置
调试
调试 PL
使用 ILA 核
设计探测
选择调试信号线
使用 MARK_DEBUG 保留调试探测信号线名称
ILA 核和时序考虑因素
含高速时钟的 ILA 核设计
使用 VIO 核
VIO 核注意事项
在 Vivado IP integrator 中对设计进行调试
在 Vivado Hardware Manager 中调试 AXI 接口
使用 In-System IBERT
运行调试相关 DRC
修改已实现的网表以替换现有调试探针
在已实现的网表上插入、删除或编辑 ILA 核
使用布线后 ECO 将信号线连接到空闲的外部管脚
使用远程调试
附加资源与法律声明
赛灵思资源
解决方案中心
Documentation Navigator 与设计中心
参考资料
Vivado Design Suite 用户指南及参考资料指南
Vivado Design Suite 教程
其它赛灵思技术文档
培训资料
请阅读：重要法律提示

Back to home page