Versal ACAP 硬件、IP 和平台开发方法指南 (UG1387) - 2020.2 简体中文 - UG1387

Document ID: UG1387
Release Date: 2021-03-26
Version: 2020.2 简体中文

修订历史
简介
关于 Versal ACAP 设计方法论
按设计进程浏览内容
系统设计类型
设计流程
传统设计流程
面向仅限硬件系统的传统设计流程
面向嵌入式系统的传统设计流程
基于平台的设计流程
了解 Versal ACAP 设计方法概念
创建和实现硬件设计
在开发周期早期最大限度扩大影响
在每个设计阶段进行验证
使用设计方法论 DRC
使用 Vivado Design Suite
采用版本控制系统管理 Vivado Design Suite 源
升级到新发行版的 Vivado Design Suite
使用 Vitis 环境
关于本指南
使用 IP integrator 创建设计
使用 IP integrator 创建块设计
使用 GT IP 创建设计
独立 GT
IP 到 GT 的集成
GT 到 CPM 的集成
使用 CIPS IP 创建设计
使用 NoC IP 创建设计
NoC 间接口
NoC 和 QoS 要求
使用其它 IP 创建设计
使用软核存储器控制器 IP 创建设计
使用 Vitis HLS IP 创建设计
使用 SmartConnect IP 创建设计
使用适用于 PCIe 子系统的 IP 来创建设计
使用 RTL 创建设计
定义理想的设计层级
在顶层附近添加 I/O 组件
在顶层附近插入时钟元件
在逻辑边界处寄存数据路径
妥善考虑布局规划注意事项
针对功能和时序调试最优化层级
在模块层次应用属性
针对高级设计技巧实现层级最优化
高速 DSP 设计的提前层级规划示例
IP 的使用
规划 IP 要求
AMBA AXI
Vivado Design Suite IP 目录 (IP Catalog)
定制 IP
从 IP 目录选择 IP
自定义 IP
使用自定义 GUI
使用 Tcl 脚本
IP 版本和版本控制
RTL 编码指南
使用 Vivado Design Suite HDL 模板
控制信号和控制集
复位
使用复位的时间和位置
同步复位对比异步复位
复位编码示例：含同步和异步复位的乘法器流水线寄存器
尝试在 HDL 代码中消除复位时出现问题
时钟使能
创建时钟使能
复位和时钟使能优先顺序
使用综合属性控制使能/复位提取
使用 DIRECT_ENABLE 和 DIRECT_RESET
将逻辑从控制管脚推送到数据管脚
信号控制技巧
掌握推断的结果
推断 RAM 和 ROM
实现 RAM 时的性能注意事项
阻止块 RAM 输出寄存器推断的场景
检查读取数据寄存器输出上的多重扇出
检查地址/读取数据寄存器上的复位信号
检查寄存器的反馈结构
将存储器映射到 UltraRAM 块
通过编码实现最优化的 DSP 和算术推断
对移位寄存器和延迟线进行编码
所有已推断的寄存器、SRL 和存储器的初始化
判断例化或推断的时机
综合工具最优化
判断例化的时机
有助于提升性能的编码方式
关键路径上的高扇出
在不需要高扇出信号线的设计部分精简负载
复制高扇出信号线驱动
流水线设置注意事项
提前考量流水线
检查推断的逻辑
确定是否需要采用流水线方法
平衡时延
平衡流水线深度和 SRL 的使用
避免不必要的流水线
考虑流水线宏原语
改善功耗的编码方式
时钟或数据路径门控
最大限度增加门控元件数量
使用专用时钟缓冲器的时钟使能管脚
无需优先级编码器时使用 Case 块
块 RAM 的性能/功耗利弊取舍
分解更深的存储器配置，实现功耗与性能平衡
运行 RTL DRC
时钟设置指南
Versal 器件时钟设置
时钟原语
全局时钟缓冲器连接和布线轨道
时钟布线、时钟根和时钟分布
时钟树布局布线
含布局规则和不含布局规则的拓扑结构
时钟功能
高扇出时钟
时钟约束
针对 IO/MMCM/XPLL/DPLL/GT 使用 LOC 约束
在全局时钟缓冲器上使用 CLOCK_REGION 属性
在时钟信号线上使用 USER_CLOCK_ROOT 属性
在多个时钟信号线上使用 CLOCK_DELAY_GROUP 约束
使用 CLOCK_DEDICATED_ROUTE 约束
使用 CLOCK_LOW_FANOUT 约束
时钟拓扑建议
MBUFG 原语
并行时钟缓冲器
级联时钟缓冲器
时钟多路复用
MMCM 反馈路径和补偿模式
源自 GT 的互连结构时钟
USER_CLOCK_ROOT 分配
最优化 CLOCK_ROOT 布局
PLL/MMCM 反时钟
SelectIO I/O 逻辑时钟设置
IDDRE1 时钟
同步 CDC
GT 接口时钟
时钟结构设计
推断
综合约束和属性
IP 的使用
例化
控制时钟的相位、频率、占空比和抖动
使用时钟修改块（MMCM、XPLL 和 DPLL）
使用门控时钟
将时钟门控转换为时钟使能
对时钟缓冲器进行门控
控制和同步器件启动
避免使用局部时钟
创建输出时钟
时钟域交汇
单比特 CDC
多比特 CDC
正确执行设计约束
使用 Vitis HLS 创建设计
Vitis HLS 方法论
I/O 管脚分配设计流程
适合 I/O 管脚分配的 Vivado Design Suite 工程类型
RTL 前 I/O 管脚分配
基于网表的 I/O 管脚分配
管脚分配所需信息
管脚分配选择
适用于管脚分配选择的通用准则
平台管理控制器管脚
存储器和高级 I/O 接口
千兆位收发器 (GT)
接口带宽验证
设计约束
对设计约束进行组织
建议的约束文件
简单设计
复杂设计
验证读取顺序
建议的约束顺序
创建综合约束
创建实现约束
创建块级约束
为 Vitis 环境指定约束
定义时序约束的四个步骤
定义时钟约束
识别时钟源
时钟网络报告
“检查时序”报告
创建基准时钟
输入端口
某些硬件原语输出管脚
创建生成时钟
自动衍生时钟
用户定义的生成时钟
主时钟与生成时钟间的路径
验证时钟定义和覆盖范围
调整时钟特性
抖动
其它不确定性问题
时钟源位置的时钟时延
MMCM 外部反馈回路延迟
约束输入和输出端口
系统级透视图
定义输入延迟
定义输出延迟
选择参考时钟
识别与每个端口相关的时钟
浏览开发板原理图
浏览设计原理图
报告进出端口的时序
使用自动识别的采样时钟
使用基准时钟
使用虚拟时钟
使用生成时钟
参考时钟上升沿和下降沿
验证延迟约束
I/O 路径报告命令行示例
输入至输出馈通路径
示例 1
示例 2
使用 XDC 模板 - 源同步接口
定义时钟组和 CDC 约束
检查时钟交互
同步
异步
专属
时钟对分类
“时钟交互”报告
“检查时序”报告
约束专属时钟组
相同时钟源上定义的重叠时钟
重叠由时钟多路复用器驱动的时钟
对异步时钟组和时钟域交汇进行约束
Report CDC
双向时钟间的全局约束
对应各 CDC 路径的约束
时钟例外相对于 set_max_delay 的优先顺序
指定时序例外
时序例外准则
时序例外优先级规则
添加伪路径约束
用例
对综合的影响
对实现的影响
添加最小和最大延迟约束
用例
对综合的影响
对实现的影响
避免路径分段
有效的起点和端点
添加多周期路径约束
放宽建立时间要求，同时保持时间要求保留不变
对综合与设计实现的影响
常见错误
其它高级时序约束
案例分析
禁用时序
数据检查
最大时间借用量
定义物理约束
设计实现
运行综合
综合流程
全局综合
块设计综合
非关联综合
增量综合
综合最优化
综合设置
综合属性
KEEP 和 DONT_TOUCH
MAX_FANOUT
块级综合策略
综合后的步骤
检查和清理 DRC
运行 Report Methodology
复查综合日志
检查时序约束
评估综合后的结果质量
遵循准则解决剩余违例问题
处理高层次逻辑
检查利用率
复查时钟树
时钟缓冲器利用率
时钟树拓扑结构
实现设计
使用工程模式对比使用非工程模式
策略
指令
迭代流程
使用检查点分析不同阶段的设计
使用交互报告文件
打开综合设计
逻辑最优化 (opt_design)
最优化分析
布局 (place_design)
布局分析
物理最优化 (phys_opt_design)
判断是否需要物理综合
布线 (route_design)
布线分析
布线编译时间
导出硬件交接文件
创建器件镜像
Vitis 环境嵌入式平台创建方法
将功能映射到平台和子系统
附加资源与法律声明
赛灵思资源
解决方案中心
Documentation Navigator 与设计中心
参考资料
Vivado Design Suite 用户指南及参考资料指南
Vivado Design Suite 教程
其它赛灵思技术文档
培训资料
请阅读：重要法律提示

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