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[译] AI 引擎系列 1 - 从 AI 引擎工具开始（2022.1 更新）
[译] AI 引擎系列 2 - AI 引擎计算图简介（2022.1 更新）
[译] AI 引擎系列 3 - AI 引擎内核简介
[译] AI 引擎系列 4 - 首次运行 AI 引擎编译器和 x86simulator（2022.1 更新）
[译] AI 引擎系列 5 - 以 AI 引擎模型为目标运行 AI 引擎编译器（2022.1 更新）
[译] AI 引擎系列 6 - 在 Vitis 分析器中分析 AI 引擎编译结果（2022.1 更新）
[译] AI 引擎系列 7 - 在仿真内通过追踪来可视化 AI 引擎事件（2022.1 更新）
[译] AI 引擎系列 8 - 运行时比率参数简介
[译] AI 引擎系列 9 - 运行 AI 引擎的完整系统（第一部分）
[译] AI 引擎系列 11 - 使用 AIE API 对 FIR 滤波器进行代码矢量化
[译] AXI 基础第 1 讲 - AXI 简介
[译] AXI 基础第 2 讲 - 使用 AXI Verification IP (AXI VIP) 对 AXI 接口进行仿真
[译] AXI 基础第 3 讲 - 使用 AXI VIP对 AXI4-Lite 主 (Master) 接口进行仿真
[译] AXI 基础第 4 讲 - 使用 AXI VIP 作为 AXI4 主 (Master) 接口的协议检查工具
[译] AXI 基础第 5 讲 - 创建 AXI4-Lite Sniffer IP 以在赛灵思 Vivado IP Integrator 中使用
[译] AXI 基础第 6 讲 - Vitis HLS 中的 AXI4-Lite 简介（第 1 部分）
[译] AXI 基础第 7 讲 - 使用 AXI4-Lite 将 Vitis HLS 创建的 IP 连接到 PS
[译] IPI 博客系列 1：Zynq UltraScale+ MPSoC 和 Versal 的 IP integrator (IPI) 基本功能特性
[译] IPI 博客系列 2A：IP integrator (IPI) 中的 GT 设计输入
[译] 如何在IPI流程中修改（以太网）IP工程（及其所包含的GT模块）的代码与属性
[译] 使用 IP integrator 进行设计 - 采用 RTL 作为顶层文件来进行设计
[译] 使用方法论报告第 1 部分：时序已满足，但硬件功能出现错误
[译] 使用方法论报告第 2 部分：方法违例对于 QoR 的影响
[译] 使用方法论报告第 3 部分：时序已满足，但硬件中存在 DDR4 校准失败
[译] 使用方法论报告第 4 部分：罕见的比特翻转
[译] 使用方法论报告第 5 部分：DDR4 IP 校准后硬件故障，指示存在时序问题，但时序报告中无任何违例
[译] 使用方法论报告第 6 部分：设计无法连贯布线
[译] Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 1 部分
[译] Vivado 时序收敛技巧之总体脉冲宽度时序裕量违例 (TPWS) 第 2 部分
[译] RQS 设计收敛建议 ID RQS_CLOCK-12
[译] Vivado 综合操作中的重定时
[译] 在 Vivado 中利用 report_qor_suggestions 提升 QoR
[译] 使用 Report QoR Assessment 命令
[译] 利用 RQA 和 RQS 实现设计收敛
[译] 通过在 Vivado Synthesis 中使 URAM 矩阵自动流水线化来实现最佳时序性能
[译] 时序路径分析提速
[译] 节省编译时间系列 1
[译] 节省编译时间系列 2：使用增量实现
[译] 节省编译时间系列 3：使用增量综合
[译] 节省编译时间系列 4：利用 Tcl 脚本对编译时间进行剖析
[译] 节省编译时间系列 5：为多个 Vivado 工程复用远程 IP 高速缓存
[译] PetaLinux 镜像调试系列-在 Vitis 中调试 ARM 可信固件和 U-boot
[译] PetaLinux 镜像调试系列：调试 Device Tree Generator
[译] PetaLinux 镜像调试系列：在 Vitis 中调试 Linux 内核