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2024
In-System IBERT を使用した、UltraScale/UltraScale+ デバイスでの AXI Ethernet Subsystem における BER とアイ開口の調査
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Vitis ライブラリ フロー - Versal ベアメタルでのビジョン L1 remap 関数のサンプル
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UG947 (v2023.2) DFX (Dynamic Function eXchange) Versalチュートリアル デザインとデバイス ツリー オーバーレイの事例
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DSP58 と DSP48 のパターン検出器としてのコンフィギュレーション
Zynq MPSoC セキュリティ 1: ブートタイム セキュリティの概要
Zynq UltraScale+ RFSoC Gen3: RFSoC 向け RAFT Python アプリケーション開発
Vivado DFX - ブロック デザイン ベースの DFX デザインでの I/O の組み込み方法
000036269 - 10G/25G Ethernet Subsystem、Versal デバイスで複数コアを生成
Performance AXI Traffic Generatorを使用したカスタム トラフィックを使用したVersal DDRMCのシミュレーション
QDMA Subsystem for PCI Express IP における FLR の理解: トラブルシューティングと解析
アクセスできないバンクがあるトリプレットでの Versal メモリ ピン配置
ZCU102 を使った、 Zynq Ultrascale+ デバイスへの LogiCORE SEM IP の統合事例
Versal HBM コントローラのVivadoシミュレーション
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Vitis Unified IDE で SDTGEN フックをイネーブルにする方法
Alveo - xbflash を使用して PCIe 経由で Vivado イメージをアップデートする方法
MIPI IP のリソース見積もり方法
CPRI v8.11 IP のリセット
Xen で Linux とゲスト間の共有メモリをイネーブルにする方法
Versal: OSPI プログラム/ブート デバッグ チェックリスト
Versal - RTL を NoC に接続する際のオプション
2023
UG947 (v2023.2) DFX (Dynamic Function eXchange) Versalチュートリアル デザインとfpgautilツールの使用事例
シングル コンバーター モードでの NCO 周波数ホッピング機能のインプリメント方法 - パート 1
7 シリーズ、UltraScale、UltraScale+ デバイスの FPGA でマルチブート/フォールバックをインプリメントする際のヒントと注意点
Vivado 2023.2 の「Versal CPM PCIE PIO EP デザイン」 CED サンプル
NoC DDRMC LPDDR4 で動作する Versal DCMAC のサンプル デザイン
Windows 10 での Vitis ビジョン ライブラリ サンプルの作成と実行
マルチタイル モードでの NCO 周波数ホッピング機能のインプリメント方法
Versal Adaptive SoC Integrated Block for PCI Express LogiCORE IP のフロー制御クレジット信号の解析
Zynq™ UltraScale+™ MPSoCのDDR メモリ コントローラーの速度設定
Versal アダプティブ SoC ブート チェックリスト
デバイス上での予期しない動作
Versal 2021.1 での UIO ドライバー テスト
Versal ACAP QDMA サブシステムの PL PCIE4 および PL PCIE5 ディスクリプター バイパス入力/出力ループバック サンプル デザインの説明
Fast Fourier Transform IP のスケーリング係数の選択
不適切な DC/DC デバイス コンフィギュレーションによる PS-GTR の PS_MGTRAVCC 電圧レベルの異常動作
Versal ブート ファイルの概要
UG947 (v2023.1) DFX (Dynamic Function eXchange) Versal チュートリアルの紹介
Queue DMA Subsystem for PCI Express (QDMA) のパフォーマンス調整: 一般的なガイドライン
NoC デバッグ
Versal 統合DDRメモリコントローラ(DDRMC)の
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Versal の PDI 変更用 Tcl ユーティリティ
JESD204B リンク ダウン問題の基本的なデバッグ手法
Vivado: メッセー
ジの重要度
Vitis による PetaLinux Versal ブート イメージのデバッグ
LI-IMX274MIPI-FMC V1.0 向けの MIPI CSI-2 RX Subsytem IP のデザイン フロー
PS-APU から Versal NoC 経由で AXI BRAM への基本的な読み出し/書き込みを実行する
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2022
自作のIPの暗号化
ザイリンクスの技術資料が改善されたインターフェイスへ移行
VPK120 開発ボードでの CED サンプル デザイン (Versal CPM Tandem PCIe) の実行
ザイリンクス MIPI DSI TX Subsystem IPの起動手順
40G50G Ethernet subsystemでの Auto-Negotiation/Link Trainingのシミュレーション
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Zynq UltraScale+ RFSoC Gen3 データ コンバーターのオンチップ クロック分配の検証
ザイリンクス オンライン サポート リソース - 場所と使用するリソースの選択方法
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DMA Subsystem for PCI Express (XDMA) - AXI メモリ マップド H2C デフォルト サンプル デザインの解析
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Versal をターゲットとしてコマンド ラインから Vitis ワークスペースを作成
lspci と setpci コマンドを使用した PCIe 問題のデバッグ
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シグナルインテグリティのシミュレーション – パート1
Vivado: 入力/出力タイミングに関するヒント
Vitis で PS DDR から MicroBlaze アプリケーションを実行
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Versal - Vitisのサンプルプログラムを使ったQSPIメモリのプログラミング事例
ベアメタルアプリケーションに必要なメモリスペースを決定する方法
2021
メモリ インターフェイスのデバッグテクニック5 –デバッグ
メモリ インターフェイスのデバッグテクニック4 –サンプルデザインのインプリメンテーション
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zynqmp_dram_test アプリケーションを使用した MPSoC PS DDR の診断
Zynq UltraScale+ RFSoC Gen3: RFSoC の APU による CLK104 モジュールのプログラム
Vivado 論理合成：予期せぬ実機動作を招かない為の最適化への理解
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VHDLにおける”work”ライブラリの使用
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Versal デバイスでの 1G イーサネット インターフェイスの立ち上げ
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MIPI CSI-2 TX/RX Subsystem のTDATAのピクセルデータのビット割り当て(Pixel Encoding)について
MIPI CSI-2 RX Subsystem と MIPI D-PHY RX IPのはじめてデバッグ手順
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DDR キャリブレーション ピンを PL にエクスポートする方法
2020
解析パート 2: RF アナライザーのアンボックス
解析パート 1: RF アナライザーのアンボックス
メモリ インターフェイスのデバッグ テクニック3 – PCB ガイドライン
メモリ インターフェイスのデバッグ テクニック2 – MIG サンプル デザインの生成
メモリ インターフェイスのデバッグ テクニック１ – プロジェクト開始前の確認事項
基本的なフォーラムの使用方法
ザイリンクス評価ボード用デバイスツリーの変更例
Zynq-7000 および Zynq MPSoC デバイスでの PL から PS への割り込みを設定するためのレジスタ
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UltraScale/UltraScale+ GTYでAurora 8B10B IPの使用を可能にする方法
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MPSoC PS GEM TX/RX MACの簡易プログラミング・シーケンス