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2026
[日本語ブログ] NoC DDRMC LPDDR4 で動作する Versal DCMAC のサンプル デザイン
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[日本語ブログ] Adam Taylor の MicroZed Chronicles、PART 191 (UltraZed Chronicles Part 11): Zynq UltraScale+ MPSoC の割り込み
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[日本語ブログ] ZYNQMP PS SPI コントローラーの SPIDEV アプリケーション
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[日本語ブログ] Versal デバイスにおける QDMA Subsystem for PCIe IP を使用したデザインの動作確認
[日本語ブログ] 評価キット - ZCU111、ZCU208、ZCU216、および ZCU670 向けデバッグ チェックリスト
[日本語ブログ] Vivado シミュレータの UVM (Unversal Verification Methodology) サポート
[日本語ブログ] Vivado 2024.1 の CED サンプル (Versal CPM5 QDMA Gen4x8 ST Only Performance Design) の理解
[日本語ブログ] ORAN wireless-xorif ハードウェア デモンストレーション
[日本語ブログ] BRAM メモリにおけるアドレス競合のシナリオ
[日本語ブログ] Lopper を使用したシステム デバイス ツリーからのデバイス ツリー ブロブの生成
[日本語ブログ]
Vivado 2025.2 を使用した Versal の DDRMC のシミュレーションと帯域を活用する方法
[日本語ブログ] Versal: eMMC プログラム/ブート デバッグ チェックリスト
2025
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Zynq UltraScale+ RFSoC DFE IPの落とし穴とベストプラクティス:DFE PRACH, DFE Mixer, DFE Channel Filter IP 編
ラッチにおけるタイム ボローイング
Aurora 64B/66B を使用した UltraScale+ デバイスと Versal デバイス間の相互接続
Vivado 合成で発生するクラッシュのデバッグ ガイド
NoC のパフォーマンス モニターのデバッグ
Vitis Unified IDE におけるシステム デバイス ツリー (SDT) の機能と利点を最大限に活かす方法
RFDC QEMU フロー - QEMU 協調シミュレーションによる xrfdc_read_write_example の検証
Vitis デバッグ - アプリケーション デバッグ中のスタックとヒープの使用量解析
Versal AI エッジ Gen 2 デバイスのセグメント コンフィギュレーション フローにおける、ベアメタル アプリケーションによる PLD PDI のダウンロード動作の確認
Vivado インプリメンテーション - I/O Clock Placer エラーの解決方法
Python と PyTorch から学ぶオブジェクト指向データセット - パート 1: 生データとデータセットの定義
PetaLinux を使用した RFDC IP (RF データ コンバーター) のクイック チェック
Zynq RFSoC Gen 3 デバイスの RF データ コンバーター アプリケーション - クロック デザイン
Vitis Unified IDE で簡単になった割り込み処理
ファンアウトの大きいネットの最適化手法
Versal QSPI ブートのチェックリスト
VEK280 を使用した HDMI 2.1 のサンプル デザインの作成とデバッグ
RFDC アプリケーション フロー - Vitis Classic および Vitis IDE を使用した ZCU208 ボードでの xrfdc_read_write_example
Zynq™ UltraScale+™ RFSoC DFE - DFE PRACH と FT PRACH 両方の QEMU シミュレーション
利用における前提条件 (パート 2): Rootfs へのパッケージ追加とカスタム レシピ/レイヤーの追加手順
IIC プロトコルおよびプログラミング シーケンス
FIFO + ILA/VIO を使用して SEM IP モニター インターフェイスからログ ファイルをキャプチャする方法
Zynq UltraScale+ RFSoC - RF データ コンバーターに関連するリソース
Versal Adaptive SoC CPM Mode for PCI Express - ATS 無効化要求メッセージの追跡
Zynq UltraScale+ デバイスのセキュア ブートのフォールバック動作の確認
中間点の LSB 補正技術を使用した収束丸め
Vitis エンベデッド Linux: sysroot とライブラリの使用法
Versal ACAPs Transceivers Wizard Subsystem を用いた 10G/25G Ethernet Subsystem サンプル デザイン
Vitis ライブラリ - ビジョン ライブラリとの使用を目的とした OpenCV ライブラリのコンパイルとインストー
Versal でのモジュラー NoC を経由した PS から AXI BRAM へのアクセス
Vivado 合成におけるゲーテッド クロック変換
PCIe レシーバー検出 (Receiver Detection) 問題について
PetaLinux 利用における前提条件
ザイリンクス プラットフォーム ケーブル USB II 用のケーブル ドライバーを Windows 10
にすばやくインストールする方法
ZCU106 を使用した Zynq MP DRAM テストの実行とログの取得
RFSoC Frequency Planner - Vivado で RF Data Converter IP のプリセットに設定をエクスポートする方法
Vivado CED サンプル デザインの説明 - Versal Adaptive SoC CPM5 PCIe BMD シミュレーション デザイン
2024
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000036423 - MRMAC のサンプル デザイン - GTM 遠端ループバックのシミュレーションのための修正
SystemC/VIP を使用した RTL/C/C++ 協調シミュレーション
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Versal GT ウィザード サブシステム IP のサンプル デザイン
Alveo - AVED のカスタマイズ内容を統合するプロジェクト フロー
IP のビルトイン デバッグ機能による PCI Express リンク トレーニング問題のデバッグ
Zynq UltraScale+ MPSoC - DDR4 および LPDDR4 デバイスの PS メモリ コントローラーをコンフィギュレーションする方法
In-System IBERT を使用した、UltraScale/UltraScale+ デバイスでの AXI Ethernet Subsystem における BER とアイ開口の調査
UG947 (v2023.2) DFX (Dynamic Function eXchange) Versalチュートリアル デザインとデバイス ツリー オーバーレイの事例
DSP58 と DSP48 のパターン検出器としてのコンフィギュレーション
Zynq UltraScale+ RFSoC Gen3: RFSoC 向け RAFT Python アプリケーション開発
Vivado DFX - ブロック デザイン ベースの DFX デザインでの I/O の組み込み方法
000036269 - 10G/25G Ethernet Subsystem、Versal デバイスで複数コアを生成
Performance AXI Traffic Generatorを使用したカスタム トラフィックを使用したVersal DDRMCのシミュレーション
QDMA Subsystem for PCI Express IP における FLR の理解: トラブルシューティングと解析
アクセスできないバンクがあるトリプレットでの Versal メモリ ピン配置
ZCU102 を使った、 Zynq Ultrascale+ デバイスへの LogiCORE SEM IP の統合事例
Versal HBM コントローラのVivadoシミュレーション
シングル コンバーター モードでの NCO 周波数ホッピング機能のインプリメント方法 - パート 2
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Vitis Unified IDE で SDTGEN フックをイネーブルにする方法
Alveo - xbflash を使用して PCIe 経由で Vivado イメージをアップデートする方法
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CPRI v8.11 IP のリセット
Xen で Linux とゲスト間の共有メモリをイネーブルにする方法
Versal: OSPI プログラム/ブート デバッグ チェックリスト
Versal - RTL を NoC に接続する際のオプション
2023
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UG947 (v2023.2) DFX (Dynamic Function eXchange) Versalチュートリアル デザインとfpgautilツールの使用事例
シングル コンバーター モードでの NCO 周波数ホッピング機能のインプリメント方法 - パート 1
7 シリーズ、UltraScale、UltraScale+ デバイスの FPGA でマルチブート/フォールバックをインプリメントする際のヒントと注意点
Vivado 2023.2 の「Versal CPM PCIE PIO EP デザイン」 CED サンプル
NoC DDRMC LPDDR4 で動作する Versal DCMAC のサンプル デザイン
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Versal Adaptive SoC Integrated Block for PCI Express LogiCORE IP のフロー制御クレジット信号の解析
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Zynq™ UltraScale+™ MPSoCのDDR メモリ コントローラーの速度設定
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Versal 2021.1 での UIO ドライバー テスト
Versal アダプティブ SoC QDMA サブシステムの PL PCIE4 および PL PCIE5 ディスクリプター バイパス入力/出力ループバック サンプル デザインの説明
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不適切な DC/DC デバイス コンフィギュレーションによる PS-GTR の PS_MGTRAVCC 電圧レベルの異常動作
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Versal Adaptive SoC CPM Mode for PCI Express の最大ペイロード サイズの変更
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Versal 統合DDRメモリコントローラ(DDRMC)のキャリブレーション動作
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JESD204B リンク ダウン問題の基本的なデバッグ手法
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HDMI サンプル デザインの作成とデバッグ
2022
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自作のIPの暗号化
ザイリンクスの技術資料が改善されたインターフェイスへ移行
VPK120 開発ボードでの CED サンプル デザイン (Versal CPM Tandem PCIe) の実行
ザイリンクス MIPI DSI TX Subsystem IPの起動手順
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Vivado: 入力/出力タイミングに関するヒント
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フロアプランのヒント
Versal – XilSEM Libraryのサンプル プログラムの実行事例
Versal - Vitisのサンプルプログラムを使ったQSPIメモリのプログラミング事例
ベアメタルアプリケーションに必要なメモリスペースを決定する方法
2021
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メモリ インターフェイスのデバッグテクニック4 –サンプルデザインのインプリメンテーション
メモリ インターフェイスのデバッグテクニック5 –デバッグ
zynqmp_dram_test アプリケーションを使用した MPSoC PS DDR の診断
Zynq UltraScale+ RFSoC Gen3: RFSoC の APU による CLK104 モジュールのプログラム
Vivado 論理合成:予期せぬ実機動作を招かない為の最適化への理解
Vivado ILA コアを使用した Versal™ ACAP CPM Mode for PCI Express デザインのデバッグ
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VHDLにおける”work”ライブラリの使用
Versal メモリ インターフェイス入門
Versal デバイスでの 1G イーサネット インターフェイスの立ち上げ
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Versal GTY LCPLL/RPLL 起動時の問題のデバッグ方法
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Vivado シミュレータでの Versal ACAP Integrated Block for PCI Express IP のクイック テスト ケースの生成
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PIOによるマスター動作
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MIPI CSI-2 TX/RX Subsystem のTDATAのピクセルデータのビット割り当て(Pixel Encoding)について
MIPI CSI-2 RX Subsystem と MIPI D-PHY RX IPのはじめてデバッグ手順
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DDR キャリブレーション ピンを PL にエクスポートする方法
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解析パート 1: RF アナライザーのアンボックス
解析パート 2: RF アナライザーのアンボックス
メモリ インターフェイスのデバッグ テクニック1 – プロジェクト開始前の確認事項
メモリ インターフェイスのデバッグ テクニック2 – MIG サンプル デザインの生成
メモリ インターフェイスのデバッグ テクニック3 – PCB ガイドライン
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ザイリンクス評価ボード用デバイスツリーの変更例
Zynq-7000 および Zynq MPSoC デバイスでの PL から PS への割り込みを設定するためのレジスタ
Zynq MPSoC デバイスの GEM を使用する場合のデバッグに関するヒント
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MPSoC PS GEM TX/RX MACの簡易プログラミング・シーケンス