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はじめに

このページでは、Vivado™ Design Suite で Memory Interface Generator (MIG) を使用して UltraScale™ デバイス用のメモリ インターフェイスを設計する際に役立つ情報を提供しています。

概要 (英語)日本語
 XTP359 - Memory Interface UltraScale Design Checklist XTP359 - メモリ インターフェイス UltraScale 設計チェックリスト
 PG150 - UltraScale Architecture FPGAs Memory IP Product Guide PG150 - UltraScale アーキテクチャ FPGA 用メモリ IP 製品ガイド
 PG150 - Creating a Memory Interface Design using Vivado MIG PG150 - Vivado MIG を使用したメモリ インターフェイス デザインの作成 (日本語版は v1.2 コア対象)
 Designing with UltraScale Memory IP UltraScale メモリ IP の設計
 AR58435 - Memory Interface UltraScale IP Release Notes AR58435 - メモリ インターフェイス UltraScale IP リリース ノート
 Supported Memory Interfaces and Data Rates サポートされるメモリ インターフェイスおよびデーター レート
デザイン要件 (英語)日本語
 PG150 - Input Clock Guidelines PG150 - 入力クロック ガイドライン (日本語版は v1.2 コア対象)
 Memory Interface External Clocking 
 UG583 - PCB Guidelines for DDR4 SDRAM UG583 - DDR4 SDRAM の PCB ガイドライン
 UG583 - PCB Guidelines for DDR3 SDRAM UG583 - DDR3 SDRAM の PCB ガイドライン
 PG150 - DDR4 Pin Rules PG150 - DDR4 ピンの規則
 PG150 - DDR3 Pin Rules PG150 - DDR3 ピンの規則
 UG899 - I/O Planning for UltraScale Device Memory IP UG899 - UltraScale デバイス メモリ IP の I/O プランニング
 PG150 - Designing for High Efficiency PG150 - 高効率を達成する設計
 PG150 - Calculating User Specified Pattern Efficiency Using the Memory IP Performance Testbench PG150 - IP パフォーマンス テストベンチを使用したユーザー指定パターンの効率の計算
 Designing with UltraScale Memory IP UltraScale メモリ IP の設計
 UG899 - Importing I/O Ports for an Existing Pin-Out/Board UG899 - 既存ピン配置およびボード用に I/O ポートをインポート
メモリ インターフェイス IP への接続 (英語)日本語
 PG150 - Interfacing to the Memory IP User Interface PG150 - メモリ IP ユーザー インターフェイスへの接続
 PG150 - Interfacing to the PHY Only Interface PG150 - PHY 専用のインターフェイス
 PG150 - Interfacing to the AXI4 Slave Interface PG150 - AXI4 スレーブ インターフェイスへの接続
メモリ インターフェイス IP のシミュレーション (英語)日本語
 PG150 - Simulating the Memory IP Example Design PG150 - メモリ IP をシミュレーションするサンプル デザイン
 DH0010 - Vivado Logic Simulation Design Hub DH0010 - Vivado ロジック シミュレーション デザイン ハブ
よくある質問 (FAQ) (英語)日本語
 AR62920 - Memory IP UltraScale Solution Center - Frequently Asked Questions (FAQ) AR62920 - MIG UltraScale ソリューション センター - よく寄せられる質問 (FAQ)

サポート リソース

AMD サポート ポータルでサービス リクエストを開いてください。

ソリューション センター (英語)日本語
 AR34243 - AMD Memory IP Solution Center AR34243 - AMD メモリ インターフェイス ソリューション センター
デザイン アドバイザリ (英語)日本語
 AR33566 - Design Advisories for Memory Interfaces AR33566 - メモリ インターフェイスのデザイン アドバイザリ
既知の問題 (英語)日本語
 AR73052 - UltraScale/UltraScale+ DDR3/DDR4 IP - [Mig 66-119] Phy Core Regeneration & Stitching Failed AR73052 - 「[Mig 66-119] Phy Core Regeneration & Stitching Failed」というエラー メッセージが表示される
 AR69035 - DDR4 UltraScale and UltraScale+ IP Release Notes and Known Issues AR69035 - DDR4 UltraScale と UltraScale+ IP リリース ノートおよび既知の問題
 AR69036 - DDR3 UltraScale and UltraScale+ IP Release Notes and Known Issues AR69036 - DDR3 UltraScale と UltraScale+ IP リリース ノートおよび既知の問題
デバッグ リソース (英語)日本語
 PG150 - Using the Memory Interface Debug GUI and XSDB for Calibration Failures PG150 - メモリ インターフェイス GUI および XSDB を使用したキャリブレーション エラーのデバッグ
 PG150 - Debugging Data Errors PG150 - データ エラーのデバッグ
 XTP359 - Memory Interface UltraScale Design Checklist XTP359 - メモリ インターフェイス UltraScale 設計チェックリスト
 AR62181 - Hardware Debug Guide - Debugging Memory Interface Issues AR62181 - ハードウェア デバッグ ガイド - メモリ インターフェイスの問題のデバッグ
フォーラム (英語のみ) 
 コミュニティ フォーラム - Memory Interface Generator (MIG)